對部隊中已大量裝備使用的跳擴頻電臺的維護與測試需要性能穩定的跳擴頻信號" title="跳擴頻信號">跳擴頻信號源，因此非常必要研制使用方便、性能可靠的跳擴頻信號源，以解決部隊急需，從而提高部隊的機務維修保障能力。隨著電子技術的發展，尤其是近十年來數字化技術、超大規模集成電路和軟件方面的新技術新成果不斷涌現，使得設計高可靠、高精度、高穩定可攜帶方便的測試系統成為可能。與傳統測試系統中的跳擴頻信號源相比，本跳擴頻信號發送系統采用了FPGA" title="FPGA">FPGA、DDS等多種先進技術，具有體積小、重量輕、成本低、集成度高、精度高、可靠性強等優點，能夠有效地模擬產生需要的跳擴頻信號，為機載跳擴頻電臺的測試提供可靠的激勵信號。

1 系統設計總體方案
    針對信號源需求分析，設計系統總體方案如圖1所示。FPGA接收主控單元(MCU)傳遞的信息數據，接收數據源速率為4．8 kb／s。基帶處理部分進行差錯編碼，編碼處理后的基帶信息數據以9．6 kb／s信息速率輸入成幀電路，組幀后信息速率為38．4kb／s。中頻處理電路接收38．4 kb／s信息速率的數據，并進行擴頻和DQPSK" title="DQPSK">DQPSK調制。擴頻調制PN碼碼片速率為1．228 8 M碼片／秒，即每個調制符號對應64個碼片。系統中頻輸出8．192 MHz DQPSK數字數據。系統帶寬跨度為UHF(超短波)105～156 MHz，分了16個跳頻點帶寬≥45．5MHz。跳頻最小間隔≥2．5 MHz，跳頻速度1 000 Hop／s。

2 關鍵模塊研究與實現
2．1 DQPSK調制
    中頻調制使用數字化DQPSK(相對相移鍵控)調制，該調制技術能有效利用數據帶寬，同時采用差分編碼解決QPSK調制時出現的相位模糊問題，保證了數據的正確解調。DQPSK調制框圖如圖2所示。

    差錯控制編碼采用(217)卷積編碼，碼率為1／2。交織采用塊交織，交織器長度為384，即一大幀的長度。為保證數據的連續發送，交織采用兩個交織器輪流工作。交織后數據以9．6 kb／s交給DQPSK調制，經差分串并轉換，以64位碼長的M序列對轉換后碼率減半的數據進行擴頻調制和成形濾波。數控振蕩器(NCO)產生正交調制的波形，對成形濾波后的信號進行正交調制。
2．1．1 濾波成形
    DOPSK調制后的信號存在以下問題：調制后的信號將出現瞬時變化，這將不可避免地導致信號的瞬時頻譜的擴散，如果無失真地傳輸該信號就要求有很寬的信道帶寬，這在信號傳輸中是無法實現，唯一有效的途徑就是采用濾波技術限制頻譜，這就需要基帶濾波。基帶濾波是在時域上擴展符號，如果設計的不好，在接收端將會引起嚴重的碼間干擾(ISI)。無碼間擾準則可表示為：
   
    平方根升余弦滾降濾波器有一個平滑的過渡帶，通過引入滾降系數來改變傳輸信號的成形波形，可以減少抽樣定時脈沖誤差所帶來的影響。本設計中采用56階，滾降系數為0．35的平方根升余弦濾波器，每個符號抽樣8個點。系統中所設計的成形濾波器頻域響應如圖3所示。

2．1．2 NCO模塊設計
    數控振蕩器NCO可以在高時鐘頻率下通過相位累加來實現，相當于一個給定頻率發生器產生一個理想的正弦或余弦波樣本。NCO的輸出頻率可表示為：
   
    其中，Bθ(n)表示查找表地址的位數，△0表示采樣周期相位增量，fclk是系統時鐘。
    該NCO的設計是在FPGA中采用查表法來實現，它主要由地址累加器和儲存正弦值的ROM表組成。系統時鐘clk輸入按關鍵字的步長累加相位地址，讀出對應ROM中的幅度值。查找表的存儲調用了ALTERA公司提供的波形數據存儲器LPM_ROM文件來實現。LPM_ROM是在Quartus II8．0中
使用Mega Winzard Plug-In Manager來創建定制的。在創建的同時對其參數進行初始化設置，使Quartus II8．O編譯器自動地在EP2C8Q208C8芯片中的EAB中實現ROM函數的合適部分。設計使用了22個邏輯單元，小于1％，節省了硬件資源。
2．1．3 DQPSK的頂層設計及仿真
    DQPSK頂層模塊主要由3部分組成：差分串并轉換、成形濾波和正交調制。DQPSK調制仿真結果如圖4所示。

2．2 DA電路設計
    HI5741是Harris公司生產的電流型14位D/A轉換器" title="D/A轉換器">D/A轉換器，+5 V和-5．2 V操作，最高轉換速率可達100 MHz，輸出信號為TTL／CMOS電平。轉換器提供20．48 mA的滿量程輸出電流并且包含一個輸出數據寄存器和帶隙電壓參考。低靈敏度干擾能量和優良的頻域性能。由于HI5741采用了分離結構可以消除由于輸入數據不對稱引起毛刺的脈沖。硬件連接電路如圖5所示。

2．3 跳頻部分設計
2．3．1 DDS跳頻碼
    DDS輸出頻率一般表達式，式中k為頻率碼關鍵字，fc為時鐘頻率，而k由下式確定：
   
    式中，A31，A30，…，A1，A0，對應于32位碼值(0或1)。當A0=1，其他為0時，則輸出頻率最低，即分辨率：。當A31=1，而A30，…，A1，A0，均為0時輸出頻率最高：。在實際工程中，受到低通濾波器的限制，一般輸出的頻率foutmax≈40％fc。這時一周期只有兩個取樣點，根據Nyquist定理已達到抽樣定理的最小允許值，A31=1，以下碼值只能取0。
    在108～155．975 MHz的帶寬內，頻率最小間隔大于2．5MHz，將規定的帶寬分為16個跳頻點，由于在實際應用中，還有一些點的雜散信號很大，而且離主頻很近，無法去除。所以應該避免輸出這些頻點。這些頻點為靠近fc／3、fc／4、fc／5、fc／6……的頻點。跳頻點數為16，并基于頻率轉換公式計算所對應的32位碼值。
2．3．2 跳頻圖案設計
    跳頻圖案采用對偶寬間隔跳頻序列，基于m序列，利用非連續抽頭(L-G)模型，構造寬間隔跳頻偽隨機序列，自相關性能、互相關性能較高接近最佳跳頻序列族，提高信號的抗干擾性。設計中基于L-G模型的非連續抽頭模型，采用本原多項式設計跳頻序列，跳頻碼生成公式如下：

    跳頻序列由FPGA生成并按寬間隔對偶要求輸出如圖6所示。

2．3．3 跳頻硬件架構
    跳頻硬件電路核心是AD9951，硬件連接如圖7所示。該芯片內置400MS／s時鐘，內含14位DAC，相位、幅度可編程，有32位頻率控制字、相位偏移字，可用串行I／O控制，采用1．8V電源供電，可4～20倍倍頻，支持大多數數字輸入中的5 V輸入電平，可實現多片同步。通過送入設置，送入地址碼和跳頻碼，實現信號的跳頻產生。AD9951控制時序如圖8所示。

2．3．4 濾波放大電路
    針對相位舍位誤差造成的雜散、幅度量化誤差造成的雜散和DAC非理想特性造成的雜散等3個主要諧波干擾源。且考慮到濾波緩沖放大電路與已有的DDS的PCB板之間的電路的接口可能會帶來較大的干擾，必須對AD9951輸出頻率進行濾波處理。橢圓型濾波器在通帶內和阻帶內都有等波紋的起伏，比巴特沃斯和切比雪夫有更陡的下降梯度，過渡帶陡峭，在相同性能指標下，橢圓濾波器所需的階數更小。設計借助Mult-isim 10．1高頻電路仿真軟件設計了9階橢圓低通濾波電路，截至頻率為160 MHz，通帶內的衰減低于0.2 dB。

3 軟件設計
    根據系統需求，采用QuartusⅡ" title="QuartusⅡ">QuartusⅡ8．0開發平臺，使用VHDL語言編寫FPGA器件執行程序，軟件設計流程如圖10所示。系統上電復位，等待MCU啟動發送信號，各個模塊配置完成，選擇同步發送時鐘，等待同步幀頭發送，同步幀頭以每秒鐘400跳的速率發送10次，同步幀頭發送完畢，選擇正常數據發送時鐘并向MCU產生中斷，從MCU緩存中索取數據，MCU將數據傳遞給FPGA進行基帶處理和中頻調制。

    MCU中斷處理，MCU接收FPGA發出的中斷信號，將迅速響應中斷，并組織數據為一大幀，進行初級糾錯處理后，存入緩存，以備FPGA從MCU緩存中取數據，保證了中頻調制數據的連續性。

4 結束語
    依據跳擴頻通信信號的需求，設計了以FPGA和DDS為架構，用VHDL語言編程實現的跳擴頻信號發送系統，該系統能以連續的4．8 Kb／s的速率、在108～155．975 MHz范圍內寬間隔跳頻發送數據。本設計的主要優點是采用了軟件無線電技術，使用高速、高穩定性和高可靠性的集成芯片，體積小重量輕，性價比高。實驗結果證明，該跳頻信號發送系統可在其外部參數可控的情況下，穩定地傳送全頻段跳頻信號，具有較高的應用價值。