文獻標識碼： B
文章編號： 0258-7998(2011)06-087-04
隨著電力電子技術的飛速發(fā)展，電力電子裝置的應用日益廣泛，引起的諧波污染問題也越來越受到人們的關注。為了提高電能質(zhì)量，抑制諧波污染，一條基本思路就是裝設諧波補償裝置[1]。由于傳統(tǒng)的LC濾波器易受電網(wǎng)阻抗和運行狀態(tài)影響，容易與系統(tǒng)產(chǎn)生并聯(lián)諧振而且只能補償固定頻率諧波，所以有源電力濾波器已經(jīng)成為諧波補償?shù)囊环N新的發(fā)展趨勢。有源電力濾波器能夠?qū)Σ煌l率的諧波和變化的無功功率進行補償，同時為了滿足諧波檢測的實時性、準確性要求，多采用以高速數(shù)字信號處理見長的DSP作為系統(tǒng)CPU。但是DSP只有兩個I/O口，與多個外圍器件的接口擴展受到限制，所以本文采用CPLD設計了DSP系統(tǒng)的組合邏輯電路，實現(xiàn)與外圍器件的接口擴展和時序配合,并在QuartusⅡ波形編輯器中完成了系統(tǒng)的時序分析。
1 系統(tǒng)總體設計
本系統(tǒng)是并聯(lián)有源電力濾波器，主要治理電流諧波，采用上、下位機的設計形式。下位機控制電路以TMS320C5416 DSP為核心，實現(xiàn)現(xiàn)場數(shù)據(jù)采集，諧波的實時檢測與補償、無功功率補償和簡單的數(shù)據(jù)顯示功能；上位機采用工控機并利用Visual C++和SQL Server集成開發(fā)軟件，實現(xiàn)電網(wǎng)數(shù)據(jù)的存儲和進一步分析處理。系統(tǒng)總體框圖如圖1所示。
下位機硬件電路主要包括A/D轉(zhuǎn)換模塊、DSP數(shù)據(jù)處理模塊、CPLD邏輯控制模塊、存儲器擴展模塊、人機交互模塊和異步通信模塊。DSP選用TMS320C5416，它是一款16位定點DSP，功耗僅為0.32 mV/MIPS，速度高達160 MIPS[2]。A/D轉(zhuǎn)換器采用TLV1571芯片,是一種10位并行A/D轉(zhuǎn)換器，是TI公司專為DSP配套設計的，具有速度高、功耗低、接口簡單等特點[3]。異步串行通信芯片選用TL16V750,它將從DSP接收的并行數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)傳給上位機，實現(xiàn)上、下位機的通信。
下位機基本工作原理如下:當A/D轉(zhuǎn)換器完成模數(shù)轉(zhuǎn)換時，給DSP一個中斷信號，DSP讀取轉(zhuǎn)換后的數(shù)據(jù)并存儲，然后在內(nèi)部運用瞬時無功功率理論計算出補償電流的指令信號，再利用該信號和實際的補償電流設計滯環(huán)比較器，產(chǎn)生PWM信號控制主電路中IGBT的通斷，從而生成合適的補償電流回饋給電網(wǎng)。如果鍵盤有鍵按下，DSP接收鍵盤的中斷請求轉(zhuǎn)到中斷服務子程序?qū)︽I盤進行掃描，并將相關結果在LCD上顯示出來。
2 CPLD邏輯電路設計
CPLD,即復雜可編程邏輯器件，具有應用靈活、運行速度快、集成度高、功能強大、支持在線編程、設計周期短、開發(fā)成本低、能夠減小系統(tǒng)體積等優(yōu)點[4]。作為下位機的組合邏輯控制中心，本系統(tǒng)采用Altera公司的EPM3128 CPLD芯片，主要完成存儲器的擴展控制、外圍器件的讀寫控制(如AD、UART、鍵盤等)、DSP的中斷管理(包括AD采樣終端、鍵盤中斷、UART通信中斷)、人機接口控制和串行通信控制。開發(fā)平臺使用QuartusⅡ5.0，可支持原理圖、VHDL、Verilog HDL以及AHDL等多種輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[5]。硬件描述語言采用VHDL，其功能強大，可移植性好，并且具有向ASIC移植的能力。
2.1 存儲器的擴展控制
TMS320C5416共有16 KB的內(nèi)部ROM，64 KB的片內(nèi)DARAM和64 KB的片內(nèi)SARAM[6]，但有23條地址線，支持8 MB的存儲空間尋址，同時考慮到存儲的數(shù)據(jù)量較大，也為了方便以后系統(tǒng)升級，仍需擴展外部存儲器。外部程序存儲器選擇體積小、功耗低、電可擦寫的Flash存儲器Am29LV400B，該芯片讀取周期短，工作電壓可分為滿負荷2.7 V~3.6 V和可調(diào)節(jié)3.0 V~3.6 V兩種，可直接與3.3 V的DSP相連，簡化了接口電路。外部數(shù)據(jù)存儲器選用CY7C1041B-15，它的讀取時間只需15 ns，插入等待周期少。Am29LV400B和CY7C1041B-15存儲空間都是512 KB，與DSP接口如圖2所示。
在連線時,將DSP的15位低地址線A0~A14直接與SRAM和Flash的A0~A14相連，DSP的A16與外存儲器的A15相連，A17與外存儲器的A16相連，A18與外存儲器的A17相連，這樣省去DSP的A15地址線，就將SRAM和Flash分別分成32 KB長的塊。以Flash為例,若A15=1，F(xiàn)lash的0000H~7FFFH對應于DSP的8000H~FFFFH，F(xiàn)lash的8000H~FFFFH對應于DSP的18000H~1FFFFH，F(xiàn)lash的10000H~1FFFFH對應于DSP的28000H~2FFFFH，以此類推。分頁用I/O口控制，這樣存儲器片選的CPLD實現(xiàn)只需如下兩個語句：
flash_ce<=′0′ when(dsp_ds=′0′)and dsp_addH1(15)=′1′else′1′;
sram_ce<= ′0′ when(dsp_ds=′0′)and dsp_addH1(15)=′0′ else′1′;
SRAM定位到0X0000~0X7FFF,Flash定位到0X8000~0XFFFF，以便進行自舉加載。
and dsp_addH1(15)=′0′ and dsp_addH1(14)=′1′else′1′;
由于TLV1571接口電平與DSP不匹配，故使用三態(tài)門雙向總線收發(fā)器74LV164245做電平轉(zhuǎn)換器。本模塊使用兩片74ALV164245，A/D控制信號與鍵盤控制信號共用一片，該電平轉(zhuǎn)換器直接將DIR接高電平，OE接低電平，信號傳輸由A到B。A/D傳輸?shù)臄?shù)據(jù)單用一片，便于控制A/D數(shù)據(jù)的傳輸方向。控制信號DIR和OE由CPLD譯碼產(chǎn)生，如下：
dsp_data_dir<=not dsp_rw;
dsp_data_oe<=′0′when(dsp_iostrb=′0′ and(dsp_is=′0′)
and dsp_addL="1111" anddsp_addH1(15)=′0′and
dsp_addH1(14) =′1′) else ′1′;
2.3 人機接口控制
人機接口主要包括一個4×4矩陣式鍵盤和液晶顯示兩部分，與CPLD接口如圖4所示。鍵盤的主要功能是完成顯示頁面選擇和查詢參數(shù)設置。鍵盤控制使用CH452芯片，該芯片內(nèi)置去抖動電路，提供按鍵釋放標志位，可供查詢按鍵按下與釋放。CH452通過高速的4線接口與CPLD相連。在鍵盤掃描期間，當有鍵按下時，DOUT引腳產(chǎn)生低電平有效中斷信號，該信號經(jīng)CPLD譯碼后觸發(fā)DSP的外部中斷INT2，DSP通過串行接口讀取按鍵代碼，然后轉(zhuǎn)到中斷服務子程序執(zhí)行相關操作。另外為了保證鍵盤掃描的正確性，一般要選擇較低頻的時鐘。若DSP外接20 MHz的晶振，內(nèi)部時鐘電路輸出最低頻率為5 MHz，而CH452最高頻率為2 MHz，因此CPLD需將DSP輸出時鐘分頻后加到CH452芯片的DCLK引腳。分頻實現(xiàn)如下：
if rising_edge(clkin) then if counter=N then counter<=0;clk<=not clk;
else counter<=counter+1; end if; end if; end process;clkout<=clk;
液晶顯示器因具有顯示信息豐富、功耗低、體積小、重量輕等優(yōu)點而得到廣泛應用。本系統(tǒng)選用LCM12864ZK中文液晶顯示模塊,內(nèi)含ST7920驅(qū)動控制器，提供串行/并行兩用接口。本系統(tǒng)采用并行接口，即PSB引腳輸入高電平。D0~D7直接接DSP數(shù)據(jù)總線，是復位信號，R/W為讀寫信號，1為讀信號，0時寫入，E是讀寫數(shù)據(jù)啟始腳，RS選擇寄存器，0為選擇指令寄存器，1為數(shù)據(jù)寄存器。對液晶進行操作時，經(jīng)CPLD譯碼，首先選通指令寄存器寫入相應代碼，再選通數(shù)據(jù)寄存器進行數(shù)據(jù)讀寫操作。部分譯碼程序如下：
lcd_psb <= ′1′; --1 并行總線 0 串行總線
lcd_rs <= dsp_addL(0);--選擇寄存器
lcd_rw <= dsp_rw;
lcd_e <= ′1′ when ( dsp_iostrb=′0′ and (dsp_addL = "0001" or dsp_addL = "0000") and dsp_addH1(15) =′1′ and dsp_addH1(14) = ′1′) else ′0′; 
3 CPLD時序仿真
為了驗證設計模塊邏輯功能的正確性，需要對設計進行仿真。CPLD仿真驗證可以有多種方式，本文選擇用QuartusⅡ自帶的波形編輯器進行邏輯時序仿真。本設計中各外圍器件的片選、讀寫、鍵盤掃描時鐘的分頻等關鍵信號仿真波形如圖6所示。
從圖中可以看出，各片選信號、讀寫信號滿足設計要求，例如，在IS=0，地址為0x4000~0x4007時選通UART，時鐘信號CLKIN經(jīng)八分頻輸出CLKOUT等，都滿足設計要求,所以本系統(tǒng)設計的邏輯電路是可以實現(xiàn)的。
為了抑制諧波污染，提高電能質(zhì)量，設計了一種基于DSP的并聯(lián)型有源電力濾波器。該濾波器由上位機和下位機組成，上位機使用工控機，下位機以DSP系統(tǒng)為核心，并采用CPLD對外圍電路進行接口擴展。本文重點分析了CPLD與外圍器件的接口問題，并以QuartusⅡ開發(fā)平臺為基礎，用VHDL硬件編程語言描述了組合邏輯電路的實現(xiàn)。在波形編輯器中得出有效的時序分析結果，結果表明該設計是可行的。
參考文獻
[1] 王兆安，楊軍，劉進軍，等.諧波抑制和無功功率補償[M].北京：機械工業(yè)出版社，2006.
[2] 喬瑞萍,崔濤,張芳娟. TMS320C54X DSP原理及應用[M].西安：西安電子科技大學出版社,2005.
[3] TI. TLV1571 data sheet [DB].2000.
[4] 羅朝霞,高書莉.CPLD/FPGA設計及應用[M].北京：人民郵電出版社,2007.
[5] 趙艷華，曹炳霞，張睿.基于QuartusⅡ的FPGA/CPLD設計與應用[M].北京:電子工業(yè)出版社,2009.
[6] Texas Instruments Incorporated.TMS320C54X系列DSP的CPU與外設[M].梁曉雯，裴小平，李玉虎,譯.北京:清華大學出版社, 2006.