作者 Joachim Meyer
博士生
卡爾斯魯厄技術研究所
joachim.meyer@kit.edu
Jürgen Becker
教授，工程博士
卡爾斯魯厄技術研究所
becker@kit.edu
在眾多當代應用中，嵌入式系統必須滿足極其苛刻的時序要求。其中之一就是啟動時間——即上電后電子系統進入可操作狀態所需要的時間。PCI Express®產品或汽車應用中基于CAN的電子控制單元（ECU）就是具有嚴格時序要求的電子系統的應用實例。
標準PCI Express®（PCIe）系統上電后僅100毫秒，系統的根組件就開始掃描總線以便弄清拓撲結構，并在這一過程中進行初始化配置。 如果PCIe設備沒有準備好響應配置請求，根組件就找不到此PCIe設備，并認為它不存在。該設備將無法加入PCIe總線系統。[1]
汽車應用中的情形與此大體相仿。在基于CAN的網絡中，ECU進入睡眠模式，這時它們將停止運行并切斷電源連接。只有很少部分電路仍然保持戒備狀態，以便探測喚醒信號。一旦出現喚醒事件，ECU就會重新連接電源并開始引導。雖然在喚醒事件后的頭一個100 毫秒內允許錯過一些消息，但在此之后所有ECU都必須在網絡(如CAN網絡)上做好充分的運行準備。
Xilinx Automotive、Xilinx研究實驗室以及德國卡爾斯魯厄技術研究所之間合作展開了深入的研發工作，正在設法通過一種FPGA兩步配置方法解決這一問題。
半導體行業的科技趨勢已經能使FPGA廠家大大增加其器件中的資源。但比特流規模也在成比例地增長，配置器件需要的時間也是如此。因此，即使對于中等規模的FPGA，使用低成本配置方案也不可能滿足嚴格的啟動時序要求。圖1表示不同的Xilinx® Spartan®-6 FPGA器件在使用低成本SPI/Quad-SPI配置接口時的配置時間。即使使用快速配置方案（即在40 MHz配置時鐘下運行的Quad-SPI），也只有小型FPGA器件才能達到100 毫秒的啟動時序要求。對于Xilinx Virtex®-6器件來說，這個結果看來更具挑戰性，因為這些器件提供了更豐富的FPGA資源。
為了克服這個難題，Fast Startup分兩步配置FPGA器件，而非單步（整片）的全器件配置。按照這種新穎的思路，我們的策略是在上電時使用最高優先級比特流僅載入時序關鍵模塊，然后再載入非時序關鍵模塊。這種方法最大程度地減少了初始配置數據，從而最大程度地減少了在面向時序關鍵設計的FPGA器件啟動時間。
FAST STARTUP對比部分重配置
Fast Startup允許FPGA設計盡快啟動設計的關鍵模塊，關鍵模塊的啟動速度比標準全配置方法要快得多[2]。雖然，從本質上來講Fast Startup利用了部分重配置，但它與這種方法的傳統概念所有不同。部分重配置的初衷是將完整設計作為可在運行時修改的初始配置使用。相反，Fast Startup已經使用了一個初始的部分比特流，以在上電時僅僅配置FPGA器件的一個特定（很小的一部分）區域。第一次配置僅包含完整FPGA設計中必須配置和快速運行的那些部分。而剩下的部分則在以后、在運行時，利用部分重配置進行配置。圖2說明了這一順序概念。
工具流程概述
Fast Startup的工具流程依靠設計保存流程，來創建針對時序關鍵子系統及非時序關鍵子系統的部分比特流。
設計保存流程將FPGA設計分割為邏輯模塊（稱為“分區”）。分區構成了層次邊界，將內部模塊與設計中的其他組件相互隔離。分區一旦實現(即完成布局和布線)，就能被其他實現運行導入，以按照每個實例中完全相同的方式實現該分區的模塊[3]。
因此，使用Fast Startup方法的第一步是將完整的FPGA設計分成兩部分：即含有時序關鍵子系統的高優先級分區和針對其余組件的低優先級分區。
教授，工程博士
卡爾斯魯厄技術研究所
becker@kit.edu
在眾多當代應用中，嵌入式系統必須滿足極其苛刻的時序要求。其中之一就是啟動時間——即上電后電子系統進入可操作狀態所需要的時間。PCI Express®產品或汽車應用中基于CAN的電子控制單元（ECU）就是具有嚴格時序要求的電子系統的應用實例。
標準PCI Express®（PCIe）系統上電后僅100毫秒，系統的根組件就開始掃描總線以便弄清拓撲結構，并在這一過程中進行初始化配置。 如果PCIe設備沒有準備好響應配置請求，根組件就找不到此PCIe設備，并認為它不存在。該設備將無法加入PCIe總線系統。[1]
汽車應用中的情形與此大體相仿。在基于CAN的網絡中，ECU進入睡眠模式，這時它們將停止運行并切斷電源連接。只有很少部分電路仍然保持戒備狀態，以便探測喚醒信號。一旦出現喚醒事件，ECU就會重新連接電源并開始引導。雖然在喚醒事件后的頭一個100 毫秒內允許錯過一些消息，但在此之后所有ECU都必須在網絡(如CAN網絡)上做好充分的運行準備。
Xilinx Automotive、Xilinx研究實驗室以及德國卡爾斯魯厄技術研究所之間合作展開了深入的研發工作，正在設法通過一種FPGA兩步配置方法解決這一問題。
半導體行業的科技趨勢已經能使FPGA廠家大大增加其器件中的資源。但比特流規模也在成比例地增長，配置器件需要的時間也是如此。因此，即使對于中等規模的FPGA，使用低成本配置方案也不可能滿足嚴格的啟動時序要求。圖1表示不同的Xilinx® Spartan®-6 FPGA器件在使用低成本SPI/Quad-SPI配置接口時的配置時間。即使使用快速配置方案（即在40 MHz配置時鐘下運行的Quad-SPI），也只有小型FPGA器件才能達到100 毫秒的啟動時序要求。對于Xilinx Virtex®-6器件來說，這個結果看來更具挑戰性，因為這些器件提供了更豐富的FPGA資源。
為了克服這個難題，Fast Startup分兩步配置FPGA器件，而非單步（整片）的全器件配置。按照這種新穎的思路，我們的策略是在上電時使用最高優先級比特流僅載入時序關鍵模塊，然后再載入非時序關鍵模塊。這種方法最大程度地減少了初始配置數據，從而最大程度地減少了在面向時序關鍵設計的FPGA器件啟動時間。
FAST STARTUP對比部分重配置
Fast Startup允許FPGA設計盡快啟動設計的關鍵模塊，關鍵模塊的啟動速度比標準全配置方法要快得多[2]。雖然，從本質上來講Fast Startup利用了部分重配置，但它與這種方法的傳統概念所有不同。部分重配置的初衷是將完整設計作為可在運行時修改的初始配置使用。相反，Fast Startup已經使用了一個初始的部分比特流，以在上電時僅僅配置FPGA器件的一個特定（很小的一部分）區域。第一次配置僅包含完整FPGA設計中必須配置和快速運行的那些部分。而剩下的部分則在以后、在運行時，利用部分重配置進行配置。圖2說明了這一順序概念。
工具流程概述
Fast Startup的工具流程依靠設計保存流程，來創建針對時序關鍵子系統及非時序關鍵子系統的部分比特流。
設計保存流程將FPGA設計分割為邏輯模塊（稱為“分區”）。分區構成了層次邊界，將內部模塊與設計中的其他組件相互隔離。分區一旦實現(即完成布局和布線)，就能被其他實現運行導入，以按照每個實例中完全相同的方式實現該分區的模塊[3]。
因此，使用Fast Startup方法的第一步是將完整的FPGA設計分成兩部分：即含有時序關鍵子系統的高優先級分區和針對其余組件的低優先級分區。
圖1-計算出的Spartan-6配置時間的對數表示（按最壞情況計算）
圖2 – Fast Startup概念：順序配置
高優先級分區的實現
為了得到盡可能小的高優先級分區的部分比特流，設計中有一些一般性問題需要考慮。首先，該分區必須只能包含此類組件：或者是時序關鍵組件，或者是系統需要這些組件來執行低優先級部分（如ICAP）的部分重配置。得到小規模初始部分比特流的關鍵是使用盡可能小的區域實現高優先級分區。也就是說，您必須將這個分區局限在FPGA中的一個適當區域中。
為了在FPGA中找到理想的物理位置，這個區域應該提供該設計需要的適當數量的資源。訪問該區域以外的資源也是可行的，但我們不鼓勵這么做——盡管對于I/O引腳來說，
這樣做一般是無法避免的。在尋找適當區域時，還要牢記的是這個FPGA區域有可能會妨礙FPGA設計中非時序關鍵部分的資源。
當您已經對FPGA進行分區，且已經找到了這些分區的適當區域之后，下一步就是使用一個空的（黑盒子）低優先級分區實現高優先級分區。得到的比特流含有很多針對未使用資源的配置幀。您可以刪除這些幀，以便得到針對初步配置高優先級分區的有效部分比特流。[4]
低優先級分區的實現
為了創建低優先級的部分比特流，首先，您要創建含有這兩個分區（即高優先級分區和低優先級分區）的完整FPGA設計的實現。從以前的實現中導入高優先級分區，從而保證其實現方法與原來的實現方法相同。
對于Virtex-6器件而言，部分重配置（PR）流程可用于所有上述的實現。這樣，就會自動得到針對低優先級分區的部分比特流。由于Spartan-6器件 系列不支持PR流程，在實現針對Spartan-6設計的Fast Startup時，我們使用了針對差異化的部分重配置的BitGen選項，以獲得低優先級分區的部分比特流。[5]圖3給出了該工具流程的高層概覽。
為了得到盡可能小的高優先級分區的部分比特流，設計中有一些一般性問題需要考慮。首先，該分區必須只能包含此類組件：或者是時序關鍵組件，或者是系統需要這些組件來執行低優先級部分（如ICAP）的部分重配置。得到小規模初始部分比特流的關鍵是使用盡可能小的區域實現高優先級分區。也就是說，您必須將這個分區局限在FPGA中的一個適當區域中。
為了在FPGA中找到理想的物理位置，這個區域應該提供該設計需要的適當數量的資源。訪問該區域以外的資源也是可行的，但我們不鼓勵這么做——盡管對于I/O引腳來說，
這樣做一般是無法避免的。在尋找適當區域時，還要牢記的是這個FPGA區域有可能會妨礙FPGA設計中非時序關鍵部分的資源。
當您已經對FPGA進行分區，且已經找到了這些分區的適當區域之后，下一步就是使用一個空的（黑盒子）低優先級分區實現高優先級分區。得到的比特流含有很多針對未使用資源的配置幀。您可以刪除這些幀，以便得到針對初步配置高優先級分區的有效部分比特流。[4]
低優先級分區的實現
為了創建低優先級的部分比特流，首先，您要創建含有這兩個分區（即高優先級分區和低優先級分區）的完整FPGA設計的實現。從以前的實現中導入高優先級分區，從而保證其實現方法與原來的實現方法相同。
對于Virtex-6器件而言，部分重配置（PR）流程可用于所有上述的實現。這樣，就會自動得到針對低優先級分區的部分比特流。由于Spartan-6器件 系列不支持PR流程，在實現針對Spartan-6設計的Fast Startup時，我們使用了針對差異化的部分重配置的BitGen選項，以獲得低優先級分區的部分比特流。[5]圖3給出了該工具流程的高層概覽。
圖3 – Fast Startup工具流程
實驗與結果
為了在硬件中驗證Fast Startup配置方法，我們的研究小組在一塊Virtex-6 ML605板和一塊Spartan-6 SP605板上實現了這種方法。
Virtex-6實現的應用背景源自視頻領域。用戶接通視頻系統電源時，他們總是希望立刻就看到系統有所響應，而不用等待數秒。因此，在圖4所示的系統中，一個配備了TFT控制器的高優先級子系統可以迅速點亮TFT屏幕。對于其他低優先級應用，即第二個設計提供了對以太網內核、UART和硬件計時器的控制和訪問。
為了在硬件中驗證Fast Startup配置方法，我們的研究小組在一塊Virtex-6 ML605板和一塊Spartan-6 SP605板上實現了這種方法。
Virtex-6實現的應用背景源自視頻領域。用戶接通視頻系統電源時，他們總是希望立刻就看到系統有所響應，而不用等待數秒。因此，在圖4所示的系統中，一個配備了TFT控制器的高優先級子系統可以迅速點亮TFT屏幕。對于其他低優先級應用，即第二個設計提供了對以太網內核、UART和硬件計時器的控制和訪問。
圖4 – Virtex-6和Spartan-6演示（Virtex-6包括TFT模塊，Spartan-6僅包括CAN模塊）的基本框圖
對于這種演示來說，我們使用帶BPI的外置閃存作為配置接口。一旦初始高優先級比特流配置完該處理器子系統，在BRAM外運行的軟件將初始化TFT控制器，并將數據寫入DDR內存中的幀緩沖器。這樣就能確保啟動時屏幕迅速顯示在TFT上面。之后，從BPI閃存中讀出第二個比特流，并配置低優先級分區，這樣處理器子系統可以運行其他應用程序，如Web服務器。
為方便擴展和清晰隔離兩個分區，我們使用了AXI至AXI橋接器。這也在最大程度上減少了穿過兩個設計分區邊界的網絡。低優先級分區與高優先級分區共享系統時鐘。
表1表示FPGA資源利用情況，表2表示傳統啟動方法、僅有高優先級分區壓縮比特流的啟動方法[6]和Fast Startup配置方法的配置時間。每種方法都使用BPIx16配置接口，而采用的配置速率（這個選項決定了目標配置時鐘頻率）為2 MHz和10 MHz。我們使用一臺示波器測量了該數據，捕獲了FPGA的“init”和“done”信號。 表2中“壓縮的”一欄表示僅有高優先級分區的壓縮比特流。含有兩個分區的完整FPGA設計的壓縮比特流將達到3.1 Mbyte。
為方便擴展和清晰隔離兩個分區，我們使用了AXI至AXI橋接器。這也在最大程度上減少了穿過兩個設計分區邊界的網絡。低優先級分區與高優先級分區共享系統時鐘。
表1表示FPGA資源利用情況，表2表示傳統啟動方法、僅有高優先級分區壓縮比特流的啟動方法[6]和Fast Startup配置方法的配置時間。每種方法都使用BPIx16配置接口，而采用的配置速率（這個選項決定了目標配置時鐘頻率）為2 MHz和10 MHz。我們使用一臺示波器測量了該數據，捕獲了FPGA的“init”和“done”信號。 表2中“壓縮的”一欄表示僅有高優先級分區的壓縮比特流。含有兩個分區的完整FPGA設計的壓縮比特流將達到3.1 Mbyte。
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資源類型 |
分區 |
|||
|
高優先級 |
% |
低優先級 |
% |
|
|
觸發器 |
8,849 |
2.9 |
1,968 |
0.7 |
|
查找表 |
7,039 |
4.7 |
2,197 |
1.5 |
|
I/O |
135 |
22.5 |
20 |
3.3 |
|
RAMB36s |
34 |
8.2 |
2 |
0.5 |
表1 – 占用的FPGA資源(針對XC6VLX240T)
|
XC6VLX240T |
配置方法 |
||
|
配置接口 |
傳統的 8.9 MB |
壓縮的 2.0 MB |
Fast Startup 1.4 MB |
|
BPIx16 CR2 |
1,740 ms |
389 ms |
278 ms |
|
BPIx16 CR10 |
450 ms |
112 ms |
84.4 ms |
表2 – 測得的配置時間(Virtex-6視頻設計)
SPARTAN-6汽車ECU設計
為了驗證針對Spartan-6的Fast Startup方法，我們選擇了汽車領域的ECU應用情形。每當您在汽車電子控制單元中看到一個FPGA器件時，它一般都僅由ECU的主應用處理單元使用（見圖5）。我們的目標是實現一種將系統處理器放入FPGA中的設計。這樣我們就能避免對外置處理器的需要，從而降低整個系統的成本、復雜性、空間和功耗。
為了驗證針對Spartan-6的Fast Startup方法，我們選擇了汽車領域的ECU應用情形。每當您在汽車電子控制單元中看到一個FPGA器件時，它一般都僅由ECU的主應用處理單元使用（見圖5）。我們的目標是實現一種將系統處理器放入FPGA中的設計。這樣我們就能避免對外置處理器的需要，從而降低整個系統的成本、復雜性、空間和功耗。
圖5 – 現代汽車ECU中的FPGA應用，FPGA中集成了處理器(虛線)
系統分區
對于這種情形，系統分區是顯而易見的。我們把我們ECU設計分成作為高優先級分區的系統處理器部分和作為低優先級分區的應用處理部分。
這種設計與Virtex-6設計存在很多相似之處，但不同的是，我們用SPI取代BPI作為外置閃存的接口，因此必須用CAN控制器取代TFT控制器。上電后，系統控制器只有有限的時間引導并準備好處理第一個通信數據。由于ECU使用CAN總線用于通信，這個引導時間一般限制為100毫秒。按照傳統配置方法，使用帶低成本配置接口（如SPI或Quad-SPI）的大型Spartan-6很難達到如此嚴格的時序要求。而使用速度更快、更加昂貴的配置接口在汽車領域中是無法接受的。
測量裝置
對于SP605汽車ECU演示來說，我們在實驗室中進行了測量，圖6給出了測量裝置。圖中左側是一個基于Spartan-3的X1500汽車平臺，它實現了針對CAN總線的網絡發包器，該發生器能夠收發CAN消息并使用硬件計時器測量CAN消息之間的時間。右側為目標平臺，它沒有直接與CAN總線相連，而是使用來自額外的定制電路板的CAN收發器。除了提供一個CAN PHY之外，這個定制電路板還要控制目標電路板的電源。
對于這種情形，系統分區是顯而易見的。我們把我們ECU設計分成作為高優先級分區的系統處理器部分和作為低優先級分區的應用處理部分。
這種設計與Virtex-6設計存在很多相似之處，但不同的是，我們用SPI取代BPI作為外置閃存的接口，因此必須用CAN控制器取代TFT控制器。上電后，系統控制器只有有限的時間引導并準備好處理第一個通信數據。由于ECU使用CAN總線用于通信，這個引導時間一般限制為100毫秒。按照傳統配置方法，使用帶低成本配置接口（如SPI或Quad-SPI）的大型Spartan-6很難達到如此嚴格的時序要求。而使用速度更快、更加昂貴的配置接口在汽車領域中是無法接受的。
測量裝置
對于SP605汽車ECU演示來說，我們在實驗室中進行了測量，圖6給出了測量裝置。圖中左側是一個基于Spartan-3的X1500汽車平臺，它實現了針對CAN總線的網絡發包器，該發生器能夠收發CAN消息并使用硬件計時器測量CAN消息之間的時間。右側為目標平臺，它沒有直接與CAN總線相連，而是使用來自額外的定制電路板的CAN收發器。除了提供一個CAN PHY之外，這個定制電路板還要控制目標電路板的電源。
圖6 – 汽車ECU的測量裝置
測量配置時間的程序從網絡發包器處于空轉（空檔）狀態下開始，此時CAN PHY電路板上的CAN收發器也處于睡眠模式，SP605也與電源斷開。接著，網絡發包器啟動一個硬件計時器并發送一條CAN消息。識別CAN總線上的事件后，CAN PHY被喚醒并重新讓SP605接通電源。然后FPGA開始載入來自SPI閃存的初始比特流。
由于沒有接收器確認由網絡發包器發送的消息，這條消息立刻重復發送，直至FPGA已經完成其配置并用有效的波特率配置了CAN內核。一旦Spartan-6設計的CAN內核確認了這條消息，網絡發包器的CAN內核將觸發一個中斷，由這個中斷停止硬件計時器。該計時器現在保存著SP605設計的引導時間。測量結果包括SP605設計內一個額外的硬件計時器，此結果表明，當執行該軟件來配置內置BRAM內存的CAN內核時，軟件啟動時間可以忽略不計。
表3表示每個分區的FPGA資源消耗。百分比信息是用來表示使用的XC6S45LXT器件的有效資源的總數量。
由于沒有接收器確認由網絡發包器發送的消息，這條消息立刻重復發送，直至FPGA已經完成其配置并用有效的波特率配置了CAN內核。一旦Spartan-6設計的CAN內核確認了這條消息，網絡發包器的CAN內核將觸發一個中斷，由這個中斷停止硬件計時器。該計時器現在保存著SP605設計的引導時間。測量結果包括SP605設計內一個額外的硬件計時器，此結果表明，當執行該軟件來配置內置BRAM內存的CAN內核時，軟件啟動時間可以忽略不計。
表3表示每個分區的FPGA資源消耗。百分比信息是用來表示使用的XC6S45LXT器件的有效資源的總數量。
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資源類型 |
分區 |
|||
|
高優先級 |
% |
低優先級 |
% |
|
|
觸發器 |
3,480 |
6% |
1,941 |
4% |
|
查找表 |
3,507 |
13% |
1,843 |
7% |
|
I/O |
58 |
20% |
20 |
7% |
|
RAMB |
12 |
10% |
2 |
2% |
表3 – Spartan-6設計中占用的FPGA資源
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配置接口 |
配置方法 |
||
|
傳統的1,450 KB |
壓縮的 920 KB |
Fast Startup 314 KB |
|
|
SPIx1 CR2 |
5,297 ms |
3,382 ms |
1,157 ms |
|
SPIx1 CR26 |
292 ms |
196 ms |
85 ms |
|
SPIx2 CR2 |
2,671 ms |
1,699 ms |
596 ms |
|
SPIx2 CR26 |
161 ms |
113 ms |
58 ms |
|
SPIx4 CR2 |
1,348 ms |
872 ms |
311 ms |
|
SPIx4 CR26 |
97 ms |
73 ms |
45 ms |
表4 – 測得的Spartan-6配置時間
表4表示配置時間的測量結果。對于這些結果，我們實現并比較了完整設計的一個標準比特流和一個壓縮比特流以及使用部分初始比特流的Fast Startup方法。該表列出了針對不同SPI總線帶寬和不同配置速率（CR）設置的配置時間。不出所料，配置時間與比特流大小成正比。由于使用快速配置，時鐘沒有影響清倉過程（housecleaning process），高CR設置的比率（按百分比）發生了變化。
在硬件中驗證
我們開發的高級配置方法可以稱為優先化的FPGA啟動，因為它分兩步配置器件。這種方法不僅對于解決現代FPGA中配置時間不斷增加的挑戰是必不可少，而且也能在很多現代應用中得到使用，如PCI Express或基于CAN的汽車系統。
除了提出高優先級初始配置方法，我們還在硬件中對這種方法進行了驗證。我們使用并測試了針對Fast Startup的工具流程和方法，以在Spartan-6評估板(SP605)上實現基于CAN的汽車ECU，以及在Virtex-6原型板上實現視頻設計。通過使用這種新穎的方法，我們減小了初始比特流大小，從而使配置時間改進了84%（與標準完整配置方案相比）。
Xilinx將在針對7系列FPGA的軟件中支持針對 PCI Express應用的Fast Startup概念，并通過優化的實現方法簡化其使用。在7系列中，新的兩步比特流方法是實現起來最簡單最低成本的方法。設計FPGA時，用戶可以通過一個簡單的軟件開關實現兩級比特流。該比特流的第一級僅包含配置時序關鍵模塊需要的配置幀。配置時，會產生一個FPGA STARTUP序列，關鍵模塊變成活動模塊，這樣就可輕易滿足100毫秒時序要求。當時序關鍵模塊運行時（例如PCI Express枚舉/配置系統過程正在進行），剩下的FPGA配置得以加載。兩級比特流方法能夠使用便宜的閃存器件存儲比特流。
參考資料
[1]PCI Express底層規范（PCI Express Base Specification），版本1.1，PCI-SIG，2005年3月
[2]M. Huebner, J. Meyer, O. Sander, L.Braun, J. Becker, J. Noguera和R.Stewart, “基于部分及動態重配置的快速順序FPGA啟動”（ PCI Express Base Specification），IEEE計算機學會VLSI年度研討會(ISVLSI)，2010年7月
[3]層次設計方法指南，UG748, v12.1, Xilinx，2010年5月
[4]B. Sellers, J. Heiner, M. Wirthlin和J. Kalb, “通過幀摘除和部分重配置壓縮比特流”（ Bitstream compression through frame removal and partial reconfigura- tion），現場可編程邏輯(和應用國際大會FPL)，2009年9月
[5]J. Meyer, J. Noguera, M. Huebner, L. Braun, O. Sander, R. Mateos Gil, R. Stewart, J. Becker, “利用動態部分重配置快速啟動Spartan-6 FPGA”（ Fast Startup for Spartan-6 FPGAs using dynamic partial reconfiguration），歐洲設計、自動化與測試研討會(DATE ‘11)，2011年
[6]“通過部分重配置快速配置PCI Express技術”（ Fast Configuration of PCI Express Technology through Partial Reconfiguration），XAPP883, v1.0, Xilinx, 2010年11月，http://www.xilinx.com/ support/documentation/application_notes/xapp883_Fast_Config_PCIe.pdf.
在硬件中驗證
我們開發的高級配置方法可以稱為優先化的FPGA啟動，因為它分兩步配置器件。這種方法不僅對于解決現代FPGA中配置時間不斷增加的挑戰是必不可少，而且也能在很多現代應用中得到使用，如PCI Express或基于CAN的汽車系統。
除了提出高優先級初始配置方法，我們還在硬件中對這種方法進行了驗證。我們使用并測試了針對Fast Startup的工具流程和方法，以在Spartan-6評估板(SP605)上實現基于CAN的汽車ECU，以及在Virtex-6原型板上實現視頻設計。通過使用這種新穎的方法，我們減小了初始比特流大小，從而使配置時間改進了84%（與標準完整配置方案相比）。
Xilinx將在針對7系列FPGA的軟件中支持針對 PCI Express應用的Fast Startup概念，并通過優化的實現方法簡化其使用。在7系列中，新的兩步比特流方法是實現起來最簡單最低成本的方法。設計FPGA時，用戶可以通過一個簡單的軟件開關實現兩級比特流。該比特流的第一級僅包含配置時序關鍵模塊需要的配置幀。配置時，會產生一個FPGA STARTUP序列，關鍵模塊變成活動模塊，這樣就可輕易滿足100毫秒時序要求。當時序關鍵模塊運行時（例如PCI Express枚舉/配置系統過程正在進行），剩下的FPGA配置得以加載。兩級比特流方法能夠使用便宜的閃存器件存儲比特流。
參考資料
[1]PCI Express底層規范（PCI Express Base Specification），版本1.1，PCI-SIG，2005年3月
[2]M. Huebner, J. Meyer, O. Sander, L.Braun, J. Becker, J. Noguera和R.Stewart, “基于部分及動態重配置的快速順序FPGA啟動”（ PCI Express Base Specification），IEEE計算機學會VLSI年度研討會(ISVLSI)，2010年7月
[3]層次設計方法指南，UG748, v12.1, Xilinx，2010年5月
[4]B. Sellers, J. Heiner, M. Wirthlin和J. Kalb, “通過幀摘除和部分重配置壓縮比特流”（ Bitstream compression through frame removal and partial reconfigura- tion），現場可編程邏輯(和應用國際大會FPL)，2009年9月
[5]J. Meyer, J. Noguera, M. Huebner, L. Braun, O. Sander, R. Mateos Gil, R. Stewart, J. Becker, “利用動態部分重配置快速啟動Spartan-6 FPGA”（ Fast Startup for Spartan-6 FPGAs using dynamic partial reconfiguration），歐洲設計、自動化與測試研討會(DATE ‘11)，2011年
[6]“通過部分重配置快速配置PCI Express技術”（ Fast Configuration of PCI Express Technology through Partial Reconfiguration），XAPP883, v1.0, Xilinx, 2010年11月，http://www.xilinx.com/ support/documentation/application_notes/xapp883_Fast_Config_PCIe.pdf.
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