A/D數據采集是數字信號處理中的重要環節，針對不同任務，數據采集要達到的技術指標也不同。對于瞬態信號、雷達信號和圖像信號的數據采集一般都要求速度在2 MB/s～80 MB/s之間。目前流行的數據采集卡一部分是基于ISA總線的，但其最大缺點是傳輸速率低,不能實現實時傳輸；另一部分是基于PCI/CPCI總線，其優點在于能夠實現設備間的快速訪問,而且33 MHz/32 bit的PCI/CPCI總線可以實現132 MB/s的數據傳輸率。但是PCI/CPCI總線沒有同步機制，不能很好地滿足需要多個設備同步工作的特定場合。

    面向儀器系統的PCI擴展PXI(PCI eXtensions for Instrumentation)[1]是一種全新的開放性、模塊化儀器總線規范。PXI結合了PCI的電氣總線特性與Compact PCI的堅固性、模塊化及機械封裝特性，通過增加用于多板同步的觸發總線和參考時鐘、用于進行精確定時的星形觸發總線以及用于相鄰模塊間高速通信的局部總線來滿足試驗和測量用戶的要求，適合于試驗和測量、自動化系統和數據采集領域。
    本數據采集模塊的設計思想是利用已有的同類ISA插卡，將ISA插卡移植到CPCI總線上，作為PXI測試系統的一個功能模塊，響應零槽控制器發出的觸發信號。
1 PXI總線規范介紹
    PXI總線是一種由美國國家儀器公司發布的堅固的基于PC的測量和自動化總線。它是以PCI(Peripheral Component Interconnect)及Compact PCI為基礎再加上一些PXI特有的信號組合而成的一個總線架構。PXI繼承了PCI的電氣信號，使得PXI擁有如PCI Bus的極高數據傳輸能力，因此具有高達132 MB/s～528 MB/s的傳輸性能，在軟件上是完全兼容的。另一方面，PXI采用與Compact PCI一樣的機械外型結構，因此同樣具有高密度、堅固外殼及高性能連接器的特性。
    PXI總線通過增加專門的系統參考時鐘、觸發總線、星形觸發和模塊間的局部總線來滿足高精度定時、同步和數據通信要求。PXI不僅在保持PCI總線所有優點的前提下增加了這些儀器特性，而且可以比臺式PCI計算機多提供3個儀器插槽，使單個PXI總線機箱的儀器模塊插槽總數達到7個。
    PXI主要電氣特性如下：
    (1) 10 MHz參考時鐘
    PXI規范定義了一個低歪斜的10 MHz參考時鐘。該參考時鐘位于背板上，并且分布至每一個外設槽，其特色是由時鐘源開始至每一槽的布線長度都是等長的，因此每一外設槽所接受的時鐘都是相同相位的，這對多個儀器模塊的同步來說是一個很方便的時鐘源。
    (2) 局部總線
    PXI局部總線是菊花鏈總線，它連接每個外圍插槽及其相鄰槽。某個槽的右側局部總線連接其相鄰槽的左側局部總線，以此類推。每個本地總線寬度為13 bit，可用于在模塊之間傳輸模擬信號或提供高速邊帶通信路徑，并不會影響PXI的帶寬。局部總線信號的分布范圍包括從高速TTL信號到42 V的模擬信號。
    (3) 星形觸發
    PXI星形觸發總線為PXI系統用戶提供了超高性能的同步功能。星形觸發總線在第一個外圍插槽(系統插槽的相鄰槽)和其他外圍插槽之間實現一個專用觸發總線，用戶可在第一個插槽安裝一個可選的星形觸發控制器，為其他外圍模塊提供非常精確的觸發信號。
    (4) 觸發總線
    PXI規定了8條靈活的公共觸發總線，在背板上從系統槽連接到其余的外設槽，為所有插在PXI背板上的儀器模塊提供了一個共享的溝通管道。這個8 bit寬度的總線可以讓多個儀器模塊之間傳送時鐘信號、觸發信號以及實現特定的傳送協議。
2 PXI A/D數據采集模塊功能及電路設計
2.1 PXI A/D數據采集模塊
　    本文中的A/D數據采集模塊是基于PXI測試系統、應用于地面單元測試的數據采集系統，其主要技術指標包括：數據采集分辨率為12 bit；A/D轉換器采樣率為100 kHz；具有8路模擬量輸入；通過CPCI總線高速傳輸數據；觸發控制功能由CPLD完成,能夠響應PXI總線觸發信號。PXI A/D數據采集模塊結構圖如圖1所示。

    該數據采集模塊主要由三部分構成：A/D采集電路、ISA/CPCI總線轉換電路和儀器總線控制電路。
    A/D采集電路主要用于完成模擬信號的采集及其到數字信號的轉換。
    ISA/CPCI總線轉換電路的作用是通過一個PCI橋設備將A/D采集電路中的ISA總線和背板的CPCI總線相連,使采集到的數據可以在CPCI總線上得到高速傳輸。
    儀器總線控制電路主要功能：(1)響應觸發信號；(2)控制A/D采集電路通道；(3)產生PXI I/O模塊控制信號。
2.2 PXI A/D板總線接口電路
2.2.1 PCI橋設備PCI9052
    PLX公司生產的PCI9052[2]是一種功能強、使用靈活的PCI總線控制器專用芯片，該芯片符合PCI局部總線規范，可作為PCI總線目標設備(從設備)，實現基本的傳送要求，且PCI9052的峰值傳送速率高達132 MB/s。
    通過對PCI橋設備寄存器的設定,可將PCI9052設定為ISA接口模式。在此情形下，通過8 bit或16 bit內存和I/O映射，可使ISA總線直接與CPCI總線相連。
2.2.2 PCI9052的ISA接口模式
    PCI9052在ISA模式下的信號連接如圖2所示。

    ISA端連接如下:由于PXI A/D模塊中只涉及對I/O的操作，且為16 bit寬的數據，因此，MEMWR＃、MEMRD＃、SBHE＃和BALE信號可以不用。LAD[15:0]是16 bit的數據總線。LA[23:2]和ISAA[1:0]共同組成ISA的地址總線，對于16 bit數據線，每次讀寫2 B，這時ISAA[0]不用，ISAA[1]和LA[23:2]一起進行地址譯碼。需要注意的是，并不是所有的地址線都要進行地址譯碼，必須根據板卡上實際I/O端口空間的大小選擇譯碼地址線的數目。
   IORD＃和IOWR＃是ISA總線端的讀寫信號。LCLK是ISA端時鐘信號，按芯片要求外接8 MHz的時鐘。LRESET＃是PCI9052芯片上電時PCI端復位后所發出的對ISA端進行復位的信號，在ISA模式下該信號輸出高有效。
   LINTi1和LINTi2是局部總線中斷輸入信號，本文中對這兩個信號進行了上拉處理。NOWS＃是無等待標志信號，對此引腳進行了上拉處理以減少等待時鐘數。LRDY＃是局部準備就緒信號，一般對它進行下拉或接地處理。CHRDY是局部通道準備好信號，一般要進行上拉處理。LHOLD是局部總線請求信號，進行下拉或接地處理。MODE是模式選擇信號，由于設計中使用的是ISA非復用模式，因此該引腳接地。
　在設計電路板時，嚴格遵循了CPCI規范。電源和地線要盡可能寬且電源濾波良好，在芯片的每個電源引腳接了0.1 μF的濾波電容。由于PCI時鐘信號的一半要靠反射波來提升，因此，根據PCI規范要求，設備模塊上的PCI時鐘信號走線長度保證為2 500 mil(1 mil=0.025 4 mm)。
2.2.3 串行EEPROM的配置  
    與ISA總線相比，PCI總線支持三個物理空間：存儲器地址空間、I/O地址空間和配置空間。配置空間是PCI所特有的一個空間，所有的PCI設備必須提供配置空間。PCI9052芯片的配置寄存器內容是在芯片復位時通過串行EEPROM加載。串行EEPROM存儲了PCI9052的配置信息，諸如設備號DID、制造商號VID、子設備號SDID、子制造商號SVID、中斷號、設備類型號、局部空間基地址、局部空間描述符、片選響應以及局部響應控制CNTRL等信號。
    系統加電時，通過PCI的RST復位，PCI9052首先檢測EEPROM是否存在。如果檢測到EEPROM首字不是FFFFH，PCI9052將依次讀取EEPROM的內容來初始化內部寄存器。PCI BIOS根據配置寄存器的內容進行系統資源分配，使整個PCI系統的資源避免沖突，從而實現PCI總線的即插即用特性。
　按照A/D數據采集模塊的設計要求，用于解碼的ISA地址線為A[9:1]，用于對A/D操作的I/O口地址范圍是0x300H～0x304H,對應的ISA地址編碼是0x300H～0x306H。
    各控制端口地址對應的操作如表1所示。

    由上可知，PCI9052的ISA端對I/O操作的基地址可設為0x300H。根據PCI9052設計規范，要訪問ISA端的0x300H～0x304H I/O端口，局部總線空間1尋址范圍必須設為16 B，但實際上只用到3個端口(即0x300H、0x302H、0x304H),故將ISA總線寬度設為16 bit。PCI9052局部地址空間1的各寄存器的初始值如表2所示。
    在ISA模式下，串行EEPROM是不能忽略的，且局部空間1必須映射為I/O空間，局部空間0必須映射為內存空間，本數據采集模塊只用到了I/O空間。根據規范，沒有用到的局部空間相應的寄存器可以全部設置為零。此外，在ISA模式下雖然不存在片選信號，但必須設置它為一個合適的值，使它的值與局部空間1的基地址和范圍相匹配；否則，局部地址空間無法響應PCI的控制指令。
　根據PCI9052設計規范，配置芯片必須能連續讀寫，否則系統無法正常工作。本模塊采用的是MicroChip公司的93LC46B，具有連續讀寫功能，容量1 KB，按64×16 bit配置。
2.3 A/D采集電路
　A/D采集電路由模擬多路轉換器、精密放大器、A/D轉換器及驅動電路等部分構成， 其工作結構流程圖如圖3所示。

　模擬多路轉換器將采集到的一路模擬信號經放大器放大后，通過A/D變換器轉換為數字信號傳輸給驅動電路。可編程邏輯器(GAL)主要提供一個轉換控制信號給A/D轉換器。
    A/D轉換器是A/D采集電路的關鍵器件，本設計采用美國ADI公司的高性能12位A/D轉換芯片AD1674[3]。該芯片內部自帶采樣保持器(SHA)、10 V基準電壓源、時鐘源以及可與微處理器總線直接接口的暫存/三態輸出緩沖器，12 bit的采樣分辨率，采樣頻率為100 kHz，有全控模式和單一工作模式兩種操作模式，支持四種單極或雙極電壓輸入(±5 V、±10 V、0～10 V和0～20 V)。本模塊設計采用單一工作模式，單極性電壓輸入。
2.4 CPLD觸發控制電路
2.4.1 CPLD內部邏輯設計
    CPLD的主要功能包括：響應由零槽控制器發出的PXI觸發信號；產生使能信號，控制數據采集電路通道的開啟與閉合；產生I/O板控制信號，并將控制信號傳送給I/O板。其內部實現的邏輯電路結構如圖4所示。

    在零槽控制器上通過軟件向觸發總線寫入觸發信號，CPLD響應觸發信號后，將輸出一使能信號給通道鎖存器，從而控制數據采集電路通道的開啟與閉合。
    當響應觸發信號時，通道鎖存器鎖存通道號，并將通道號傳送給多路開關，采集部分從相應通道采集模擬數據；當響應停止觸發信號時，通道鎖存器將不被使能，多路開關輸出處于高阻態，采集部分停止工作。
2.4.2 功能仿真
    數據采集模塊上的PXI控制器功能仿真波形如圖5所示。

    從圖5中可以看出，當響應觸發時，CPLD產生一個低電平有效的CS信號，用于控制多路開關；當模塊被觸發后，在對A/D采集、轉換后的數據進行預處理時，如果出現預設事件發生的情況，例如電壓增大超過上限值，CPLD產生相應的控制信號放到局部總線上，供I/O模塊使用，以產生控制外部設備(如繼電器等)的信號。
    該數據采集模塊現已通過調試和工程應用，各部分工作正常，可保證以一定的精度采集數據，并將數據放到CPCI總線上，能夠響應零槽控制器發出的觸發信號，控制多通道采集電路，并與I/O板配合工作。
參考文獻
[1] PXI Specification PCI eXtensions for Instrumentation. Revision 2.0 2000.
[2] PLX Technology. PCI 9052 Data Book Version 2.0.
[3] Analog Devices. AD1674 Data Book.