ISE® 12 設計套件是面向 Virtex®-6 和 Spartan®-6 FPGA 系列并針對生產力精心優化的工具套件，在降低功耗與成本方面取得了突破性進展。作為業界唯一一款特定領域的設計套件，賽靈思最新版本的發布， 是這一行業屢獲殊榮的軟件不斷發展和演進的又一重要一步，它將進一步提高設計生產力和系統性能，使邏輯、嵌入式、數字信號處理 (DSP) 和系統設計人員能夠更輕松地推出更復雜的創新型可編程電子產品，從而加速產品上市進程并提升產品質量。
智能時鐘門控技術降低功耗30%
降低數字設計功耗是標準的系統要求，隨著半導體工藝技術進一步向小型化發展，降低功耗的需求也更加明顯。現實情況是，此前用來構建系統的傳統設計或 IP 模塊幾乎沒有專門為針對降低功耗而設計的，同時面對市場壓力，設計人員也沒有時間來修改 RTL 代碼以降低功耗。因此，目前部署的大部分設計都存在動態功率效率低下的問題。
“時鐘門控”用于降低 ASIC 和 FPGA 動態功耗的價值已為人們所熟知，但是，工程師很少有時間手動采用時鐘門控技術，特別是在設計日趨復雜、產品上市時間日益縮短的情況下更是如此。ISE 12 設計套件 在這種利用率偏低的時鐘門控技術的基礎上，推出了首款“智能” FPGA 時鐘門控技術，可在綜合后自動實施精細粒度功率優化。這種最新優化技術會中止邏輯切片（slice）級上不必要的邏輯和互聯轉換活動，而無須關閉整個時鐘網絡就能節省大量電力。
這種自動化進程首先采用獨特的算法全面分析設計中的順序元件（主要是寄存器），檢測不改變最后邏輯的轉換。軟件隨后創建門控信號，取消不必要的轉換，并將其連接至 Virtex-6 和 Spartan-6 中的大量時鐘啟用 (CE) 引腳。由于與 FPGA 架構 (slice) 中的基本設備群 (cluster) 互聯并控制少量的寄存器，因此每個 CE 都理想地適用于功率優化。優化歸類到 8 位（或 16 位、32 位等）寄存器構成的設計總線，而后可映射至一個或多個邏輯 切片上，最大限度地提高軟硬件實施方案的利用率。
ISE 12 設計套件是行業唯一一款提供時鐘門控優化的工具，時鐘門控優化與布局布線算法相結合，既不會改變（再合成）設計的原始邏輯或處理功能，又不會改變時鐘布局。優化創建的更多邏輯平均只增加 2% 的 LUT，對大多數設計的時序沒有影響。FPGA 的時鐘門控技術并不是新的概念，但采用智能化精細粒度時鐘門控技術則是賽靈思 FPGA 所特有的，有望通過賽靈思最新一代架構將動態功耗降低 達30% 之多，從 12.1 版本和 12.2 版本分別開始支持 Virtex-6 FPGA 和 Spartan-6 FPGA。
部分重配置降低系統成本
部分重配置技術可在不中斷其余邏輯工作的情況下下載部分 bit 文件，以修改進行中的FPGA設計。這能大幅擴展 FPGA 的功能，因為包括 BRAM、DSP模塊和 IO等在內的幾乎 FPGA 所有資源都是可重配置的。除了減小可編程系統的尺寸、重量、功耗和成本之外，部分重配置技術還能支持多種不同的高級 FPGA 應用，如設計安全性和加速可配置計算等新技術。
ISE 12 設計套件采用了直觀易用的界面，以及與標準 ISE 設計方法緊密配合的簡單方法，從而使這種功能強大的技術更加簡便易用。通過第四代動態部分重配置技術的設計支持，ISE 用戶現在能實現 FPGA 資源的即時重復利用，從而大幅降低系統成本與功耗，可在盡可能小型化的器件中集成最高級的應用。
ISE 部分重配置流程現在可利用賽靈思業經驗證的 PlanAhead™ 工具及分區技術來實現時序收斂、設計管理與平面規劃和設計保存功能。構建可重配置設計的全部細節都在 PlanAhead 環境中管理，而 ISE Partitions則確保多種設計配置常見的邏輯和布線（靜態的和可重配置的）絕對相同。這種靈活的工作環境加強了用戶控制，改進了對其他自動化特性的訪問，如網表分區和 CORE Generator™ IP 流程等。面向 Virtex-4、Virtex-5 和Virtex-6 LXT/CXT FPGA 設計的部分重配置得到 ISE 12.1 版本軟件的支持，而對 Virtex-6 HXT/SXT FPGA 系列的支持將分別隨 12.2 版本和 12.3版本而推出。
賽靈思在 2010 年美國光纖通訊研討會及展覽會（2010 Optical Fiber Communication Conference and Exposition）上利用 40GB光纖傳輸網絡 (OTN) 復用轉發器應用展示了部分重配置技術的最新發展。該系統采用四個獨立端口（客戶端信道），支持 OTU2、OC-192/STM-64 和 10GE LAN 業界標準。我們可將部分比特流載入賽靈思 FPGA，只例示當時所需的選定端口，而不是立刻例示所有可能的端口配置，來實現每個通道的即時重配置。相對于不采用部分重配置的情況而言，這種實施方法減少了1/3的使用資源，而且也減小了器件尺寸。
部分重配置技術甚至打入了太空領域，用于設備在軌“升級”（重配置）。由于靜態區邏輯一直處于工作狀態，因此我們可在保持通信和與節點保持穩定連接狀態下進行設備重配置，這對超遠程應用而言至關重要。由于新的配置可以遠程上傳，因此部分重配置還大幅減少了對成本極高的抗輻射非易失存儲器的使用，而這種存儲器通常是太空系統所必需的。
生產力更高，性能更強
ISE 12 設計套件 在設計保存方面采用創新技術，實現了時序結果的可重復性，而且其AMBA 4 AXI4 IP 互操作性實現了整個賽靈思產品系列和目標設計平臺上的即插即用設計，將設計生產力提升到全新的高度。新版軟件還集成了對 Spartan-6和Virtex-6 FPGA產品的全面生產支持，通過對軟件基礎架構的大量修改，改善了所有領域的運行時間和設計性能。
基于時序的設計保存
每年都有更多的設計人員采用FPGA作為其新一代產品的系統平臺。系統的復雜性導致設計人員在達到結果質量 (QoR) 要求，甚至在部署保持不變的傳統設計模塊時，困難重重。努力滿足和達到時序要求非常耗時，不僅讓人感到苦惱，而且也降低了生產力。一再試圖恢復關鍵模塊的時序收斂，即便之后僅對設計方案的非關鍵部分進行細微修改，工程師常常不得不浪費大量寶貴的開發時間。
ISE 12 設計套件 的設計保存流程能夠解決這一難題，使設計人員能將設計方案的關鍵時序部分的布局布線進行分區并鎖定，并通過可重復的時序結果重復使用實施方案，從而大幅減少了實現時序收斂所需的迭代次數。此外，由于其他設計也采用完全相同的實施方案，因此無須重新驗證未修改的模塊。由于底層分區技術采用了 HDL 設計的邏輯分層，因此對采用“最佳實踐”分層規則的設計方案而言，可最大限度地提高 QoR。這種新的分區技術在 ISE 12 部分重配置設計流程中也占據重要地位。
符合AXI-4規范的IP
在ISE 12 設計套件 實現的設計效率提高中，具有最深遠價值的就是新一代 AMBA 4 Advanced eXtensible Interface (AXI4) 協議的推出。該協議是賽靈思和 ARM 之間的戰略合作舉措，將目前得到支持的多種互聯接口集成到統一的互操作性協議中，能在各種嵌入式、DSP 和邏輯／連接領域中使用。這就消除了用不同互聯標準集成多種 IP 模塊所面臨的設計復雜性，而且還能加速穩健可靠的即插即用 IP生態系統的發展。
最新 AMBA 4 AXI4 協議采用了高性能點對點信道架構，能最大限度地減少信道流量堵塞，并通過存儲器映射事務處理最大化數據吞吐量。賽靈思與ARM合作確保AXI4、AXI4-Lite 和 AXI4-Stream 規范能高效使用寄存器 切片，實現流水線連接，并通過突發性事務處理最大限度地提高Fmax性能，為高速串行 IO 提供無限的突發性尺寸大小。賽靈思預計將在 ISE 12 設計套件.3 版本中提供對 AXI4 IP 的支持。
全面量產、性能更佳
ISE 12 設計套件 以量產級的加速文件為 Spartan-6 和 Virtex-6 FPGA 器件提供支持，可讓 Spartan-6 FPGA -2 速度級的結構性能 (QoR) 平均提升 5%。相對于此前的 ISE 產品而言，經過全面優化的算法將邏輯綜合速度提升了 2 倍，將大型設計的實施運行時間平均加快了 1.3倍。ISE 12 還提供了更多量產級的 IP，為視頻和圖像處理提供了全新 Image Characterization 內核，并為無線應用提供了 3GPP LTE RACH Detector 內核。上述 IP 得到了 Virtex-6 FPGA 多模無線電以及 Spartan-6 FPGA 工業自動化和工業成像目標設計平臺的支持，同時也將得到預計將于今年晚些時候推出的 Virtex-6 HXT FPGA 100G OTN 和包處理目標設計平臺的全力支持。
在ISE 12中，嵌入式設計環境因更加緊密的工具集成和自動化向導而得到了顯著增強。全新 MicroBlaze 配置向導使嵌入式處理器設計在性能、占位面積和吞吐率方面的優化得以大幅簡化。這樣，無論是專家級的設計人員，還是剛入行的設計新手，均可快速創建和／或探索有關具體配置的設置選項。此外，嵌入式開發人員還可利用 ISE環境中預配置的集成仿真器 (ISim) 變量和設置來加速設計驗證。
平衡功耗、成本和生產力
ISE 12 設計套件 有望成為近十年來最受歡迎的產品。在要求嵌入式、DSP 和邏輯／連接領域設計人員降低新一代產品功耗、提升性能并降低系統成本的推動下，ISE 12 設計套件 應運而生。ISE 12 能通過在降低功耗與成本方面的軟件創新技術讓 Virtex-6 和Spartan-6 器件的功能發揮到極致，并同時提升整體設計效率，從而幫助設計人員有效平衡上述要求。ISE 與賽靈思的目標設計平臺戰略相結合后的潛在優勢極其深遠，它將為更多軟硬件設計人員提供更高級的 FPGA 技術。
如欲查看詳細介紹 ISE 12 設計套件功耗優化方法、設計保存技術和生產力提升的白皮書，敬請訪問： xilinx.com/cn/ISE" jquery1273714278937="22" target="_blank" title="www.xilinx.com/cn/ISE">comm.chinaaet.com/xilinx/ 。