高采樣速率模數轉換器（ADC）通常用在現代無線接收器設計中，以中頻（IF）采樣速率采集復數調制的信號。這類設計通常都選用基于CMOS開關電容的ADC，因為它們的低成本和低功耗特點很吸引人。但這類ADC采用一種直接連接到采樣網絡的無緩沖器的前端，這樣就會出現驅動ADC的放大器的輸入跟蹤和保持阻抗隨時間變化的問題。為了有效地驅動ADC，使噪聲最低和有用信號失真最小，必須設計一種無源網絡接口幫助抑制寬帶噪聲，并對跟蹤阻抗和保持阻抗進行變換以便為驅動放大器提供更好的負載阻抗。針對幾種常見的IF頻率，本文中提出了一種諧振匹配方法，用于將跟蹤和保持阻抗轉換為比較容易計算的負載，從而實現抗鋸齒濾波器的精密設計。

　　開關電容ADC

　　開關電容ADC不帶緩沖器，以便能降低功耗。這種ADC的采樣保持放大器電路（SHA）主要包括一個輸入開關、一個輸入采樣電容器、一個采樣開關和一個放大器。如圖1所示，輸入開關直接連接驅動器和采樣電容器。輸入開關閉合時（跟蹤模式），驅動器電路驅動輸入電容器，當此模式結束時，輸入電容器開始對輸入信號進行采樣（捕獲）。而當輸入開關斷開時（保持模式），驅動器被輸入電容器隔離。ADC的跟蹤模式周期和保持模式周期大約相等。　　

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圖1 連接到放大器驅動器的開關電容ADC簡化輸入模型　　

圖2 AD9236在跟蹤和保持兩種模式下的不同輸入頻率

　　在SHA的跟蹤模式期間和保持模式期間，ADC輸入阻抗的狀態是不同的，這就很難使ADC的輸入阻抗與驅動電路之間始終匹配。因為ADC只能在跟蹤模式期間檢測輸入信號，所以在此期間輸入阻抗應與驅動電路匹配。輸入阻抗與頻率的關系主要由采樣電容器和信號通路中所有的寄生電容決定。為了精確地匹配阻抗，了解輸入阻抗和頻率的關系是非常必要的。圖2為AD9236在輸入頻率高達1GHz時的輸入阻抗特性。

　　藍色曲線和紅色曲線分別表示ADC輸入SHA網絡在跟蹤和保持模式下輸入電容阻抗的虛部（對應右邊的縱坐標）。在小于100 MHz時，電容阻抗的虛部從跟蹤模式下的大于4pF變化到保持模式下的1pF。輸入SHA網絡在跟蹤和保持模式下的輸入阻抗實部分別用橙色和綠色曲線表示（對應左邊的縱坐標）。正如預期的那樣，與保持模式相比，跟蹤模式下的阻抗值要低得多。帶緩沖器輸入的ADC阻抗在整個標稱寬帶內都保持恒定，而開關電容ADC的輸入阻抗在最初的100MHz輸入帶寬內會產生很大變化。

　　阻抗諧振匹配方法

　　為了有效地將有用信號耦合到ADC的理想奈奎斯特（Nyquist）區內，必須要徹底了解ADC在有用頻率范圍內的跟蹤和保持阻抗。有幾家ADC制造商已經提供了供網絡分析使用的散射參數和（或）阻抗參數。輸入阻抗數據可用于設計阻抗變換網絡，其有助于捕獲有用信號并抑制其他頻率范圍內的無用信號。

　　如果知道了任何輸入系統的差分輸入阻抗，那么有可能設計出一個具有低信號損耗的電抗匹配網絡。輸入阻抗可以用復數ZIN=R+jX表示，其中R表示輸入阻抗中的等效串聯電抗，X表示虛串聯電抗，這樣就可以找到一個將這種復數阻抗變換成負載的等效網絡。通常，輸入阻抗被等效成一個并聯RC網絡。為了找到一個等效的RC并聯網絡，我們可以利用下述公式將阻抗轉換為導納。(1)

　　有許多軟件程序可以計算復數的倒數，例如Matlab和MathCad，甚至像Excel的較新版本都有此功能。

　　IF采樣和奈奎斯特區考慮

　　只有當有用信號或頻率處于第一奈奎斯特區內時才會進行基帶采樣。但是，有些轉換器可以在高于第一奈奎斯特區的頻域內采樣，這被稱作欠采樣或是IF采樣。圖3示出如何用相對于80 MHz采樣頻率（Fs）的140 MHz中頻來定義ADC的奈奎斯特區，信號實質上處于第四奈奎斯特區內。IF頻率的鏡像頻率可以映射到第一奈奎斯特區，這就好像在第一奈奎斯特區看到一個20 MHz的信號一樣。還應該注意到大多數FFT分析儀，例如ADC AnalyzerTM，只能分析第一奈奎斯特區或0～0.5Fs的FFT。因此，如果有用頻率高于0.5Fs，那么鏡像頻率可被映射到第一奈奎斯特區或者常說的基帶。如果雜散頻率也在可用帶寬內，這樣就會使事情變得復雜。

　　圖3 奈奎斯特區的定義

　　那么，當ADC偏離采樣頻率0.5Fs時怎能滿足奈奎斯特準則呢？這里重述Walt Kester在ADI高速IC研討會技術資料中介紹的“奈奎斯特準則”，即信號的采樣速率必須大于等于其帶寬的兩倍，才能保持信號的完整信息，該準則也可見式（2）。

　　FS>2FBW         (2)

　　其中，Fs表示采樣頻率，FBW表示最高有用頻率。 　　這里的關鍵是要注意有用頻率的位置。只要信號沒有重疊并且留在一個奈奎斯特區內，就可以滿足奈奎斯特準則。唯一不同的是有用頻率的位置從第一奈奎斯特區到了高階奈奎斯特區。

　　IF采樣已經越來越受歡迎，因為它允許設計工程師去除信號鏈中的混頻級電路。這樣就能提高性能，因為減少了信號鏈中元件總數量，實際上降低了引入系統的附加噪聲，從而進一步提高系統總的信噪比（SNR）。在某些情況下，這樣做還可以提高無雜散動態范圍性能（SFDR），因為消除了混頻級電路會降低本地振蕩器（LO）通過混頻器引起的泄漏。

　　在進行IF采樣時，對高頻抗鋸齒濾波器（AAF）的設計是相當重要的。在大多數情況下，AAF被設計在有用頻帶內的中心。在IF采樣應用中，恰當的濾波器設計是至關重要的，以便低奈奎斯特區內的低頻噪聲不會落入有用頻率所在的高階奈奎斯特區。而且，不良的濾波器設計會導致在本底噪聲的基帶鏡像出現過多的噪聲。圖4顯示了抗鋸齒濾波器的阻帶衰減特性。

　　很顯然，系統動態范圍和帶通濾波器的階數有直接的關系。此外，系統的階數還依賴于系統的分辨率。分辨率越低，本底噪聲就越高，信號具有的混頻效應就越小，因此對系統的階數要求就越低。但是，有些高階

濾波器可能會在通帶中產生較多的紋波，這會對系統的性能起到反作用，因為其引發了相位失真和幅度失真。總之，在設計抗鋸齒濾波器時必須非常小心。

　　抗鋸齒濾波器設計

　　抗鋸齒濾波器有助于減少無用奈奎斯特區中的信號內容，否則會產生帶內信號混頻從而降低動態性能。通常采用LC網絡設計抗鋸齒濾波器，而且必須要明確規范源阻抗和負載阻抗，以便獲得要求的阻帶特性和通頻帶特性。通常采用切比雪夫（Chebyshev）或巴特沃斯（Butterworth）多項式定義濾波器的傳遞函數。有幾種濾波器設計程序有助于簡化這個問題，例如NuHertz Technologies公司的Filter Free4.0或Agilent Technologies公司的ADS。另外，可以使用濾波器設計手冊來找到歸一化的原型濾波器參數值，然后根據要求的截止頻率和負載阻抗按適當比例進行設計。圖5(a)中提供了一個四階的歸一化原型濾波器實例。該濾波器遵循切比雪夫多項式，針對5:1的負載和源阻抗比，理論上可提供小于0.5dB的紋波。對于144MHz的截止頻率和600W的負載阻抗，其單端等效網絡如圖5(b)表示。大多數高速ADC都能夠利用差分輸入接口完成高動態范圍IF采樣。因此有必要將單端網絡轉換為如圖5(c)所示的差分網絡。在轉換為最終的差分網絡時，串聯阻抗實質上被減半了（見圖5(d)）。值得一提的是，試圖建立印制電路板（PCB）寄生元件模型以便選擇最佳的L和C值是很明智的做法。最終實現的網絡采用了比理論值稍低的電感值，以便適應電路印制線的串聯電感。應該注意的是圖5(c)中的負載現在用圖5(d)中的ADC接口代替，包括一個分流電感器和共模偏置電阻器。偏置電阻為每個差分輸入端提供所需的直流偏置，并且與原來的跟蹤阻抗和諧振分流電感器結合起來共同為負載提供濾波器。

　　考慮網絡的品質因數Q是很重要的。負載和源阻抗的比例越大，就越需要注意元件Q值和布線的寄生效應。通常需要采用一些經驗性的反復試驗法來優化網絡接口，以達到噪聲和失真性能的最佳組合。采用能精確地捕獲實際L和C寄生效應的元件模型對網絡響應進行仿真是較為合適的。

　　測試性能

　　上例中的電路設計提供了優良動態性能（見圖6）。應該注意在有和沒有適當設計接口網絡兩種情況下 SFDR和總諧波失真的差異。諧振分流電感器轉換了ADC的原始阻抗，從而為濾波器提供可預測的負載阻抗。另外，分流電感有助于吸收所有的低頻閃爍噪聲和DC失調，不然它們會破壞0Hz頻率附近的本底噪聲。抗鋸齒濾波器有助于抑制高頻寬帶噪聲，不然它們會造成帶內混頻，而且它還有助于抑制驅動放大器輸出端出現的高頻諧波。這樣就為工作在140MHz中心頻率的高IF采樣接收器提供了一種合適的解決方案。整個2MHz帶寬內頻率響應的均勻性小于±0.2dB，并且其組延時小于10ns。

　　圖6 在140MHz頻率下用AD82370驅動AD9236前后的波形

　　圖7提供了一個低頻率案例。該解決方案適合于可用帶寬為5 MHz的雙倍向下變頻IF采樣設計，其群延時小于100ns，通帶紋波小于±0.25dB。在這種案例中，采用AD8351差分放大器驅動14bit，65 Msps的AD9244 CMOS ADC。還可以將同樣的設計方法用于先前的案例，會使級聯本底噪聲改進6dB以上，而SFDR可以提高10dB以上。

　　圖7 在48MHz頻率下AD8351區動AD9244前后的波形