文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2016.01.019
中文引用格式： 羅義軍，陸冬冬，李勤. 信道化接收機的結構優化和實現[J].電子技術應用，2016，42(1)：72-74，78.
英文引用格式： Luo Yijun，Lu Dongdong，Li Qin. The structure optimization and implementation of channelized receivern[J].Application of Electronic Technique，2016，42(1)：72-74，78.
0 引言
在日益惡劣的電磁環境中，信道化接收機因具有高靈敏度、大動態范圍、同步信號檢測等幾個理想的特點被廣泛應用于商業、監測、國防等領域[1-3]。常見的數字信道化接收機分為基于低通濾波器組和基于多相濾波器組的兩種結構[4]。基于多相濾波器組結構的信道化接收機采用多相濾波的方法將輸入信號轉化為多路并行處理，適合多信道、大帶寬的高速數據接收；基于低通濾波器組結構的信道化接收機各個信道互相并聯，子信道之間相互獨立，靈活性高。但是隨著信道個數的增多，采用多路并聯的結構會造成資源的浪費。文獻[5]提出了基于相位旋轉的NCO設計方法，載波生成部分進行了改進，與傳統的算法相比可以節省超過50%的邏輯單元和存儲單元；文獻[6-8]提出了多通道復用的技術，將CIC下抽之后的HB和FIR濾波器設計為多通道結構，并采用時分復用的方法，最后在FPGA器件上進行了驗證，取得了比較可觀的效果。
本文分析了基于低通濾波器組結構的信道化接收機的結構和理論，在多通道復用技術的基礎上，對基于低通濾波器組結構的信道化接收機作了進一步優化，在子信道個數相同的前提下，通過與文獻[8]所提方法的資源消耗情況對比，證明了此方法的有效性。
1 信道化接收機模型
低通濾波器組實現數字信道化接收機，其每個子信道都是相互獨立的DDC結構，經射頻前端處理之后的中頻信號經過AD采樣、數字混頻、CIC抽取，半帶濾波、FIR濾波之后得到速率較低的信號，其中每個子信道參與數字混頻的本地載波由NCO產生，其頻率由子信道帶寬和中頻信號的頻率決定。基于低通濾波器組結構的信道化接收機的工程實現結構如圖1所示。
對接收信號的信道化處理是信道化接收機的主要功能之一。信道劃分分為均勻信道劃分和非均勻信道劃分，其中均勻信道劃分為最常見的信道劃分方式。均勻信道劃分又分為奇型劃分和偶型劃分兩種，如圖2所示。
其中，K是信道個數，ωk(k=0，1，2，3，…，K-1)是每個信道的中心頻率，每個信道間隔為2π/K，在均勻信道偶型劃分方式中，每個信道的中心頻率為：
在均勻信道奇型信道劃分方式中，每個信道的中心頻率為：
AD采樣之后的信號在每個信道內與不同的頻率混頻，然后再經低通濾波和抽取之后變成多路低速率信號，送給后端器件處理。
2 結構優化方法
基于低通濾波器組的信道化接收機每個子信道具有相同的信號處理單元和濾波特性，每個子信道的信號處理單元如圖3所示，相位旋轉法是利用每個信道中心頻率按照固定步進累加的特點，運用三角函數關系將每個信道的相互獨立的載波生成轉化為基頻加偏頻旋轉的方法，其優化涉及的范圍如圖3中方法一所示。文獻[8]中提出的組件復用的方法是基于每個子信道進行低通濾波的HB和FIR具有完全相同的系數和結構這一特性，將多通道并行結構轉換為時分復用串行結構，其優化涉及的范圍如圖3中方法二所示。
組件復用算法的提出是由于高速信號X(n)經CIC濾波抽取之后，其數據速率大大降低，在FPGA系統時鐘較高的情況下，通過時分復用的方法，將每個信道的數據依次送到濾波器中達到組件復用的目的。實際上，可以將CIC濾波器和NCO也設計成多通道的形式并采用組件復用的方式以節省資源，其優化涉及所有信號處理單元，如圖3方法三所示。至此，多通道并行處理的結構轉化為與單個通道信號處理完全一樣的結構，如圖4所示。
顯然，FPGA的最高工作時鐘和通道的個數限制了輸入信號X(n)的采樣速率，在前端輸入信號模擬帶寬較小的情況下，可以適當降低AD的采樣頻率，用以減輕多通道的設計對時鐘要求的負擔。此外，在滿足奈奎斯特帶通采樣定理的條件下，先對AD采集的信號進行下抽，使其降低到一個較低的時鐘頻率，這樣就可以滿足多通道NCO和CIC濾波器對FPGA時鐘的要求。
3 優化實現和資源分析
3.1 多通道NCO的設計和分析
NCO主要有兩種設計方法：查找表法和CORDIC法，查找表法是通過相位累加器和ROM表結構來實現[9]。多通道的NCO依然采用相位累加器和ROM表的結構，但需加入一些控制模塊和延時單元，以N通道的NCO為例，其結構如圖5所示。
N個通道的頻率控制字由控制單元按照時間先后分別送到加法器進行累加，與單通道不同的是，單通道NCO在每個時鐘節拍頻率控制字累加一次，而N通道NCO每N個時鐘節拍累加一次。累加器的輸出作為ROM表的地址查詢對應的數據輸出；同時，為了便于下一級信號處理單元能正確區分輸出的正、余弦波對應哪一個通道，需要加入同步標志信號，同步單元通過延時的方法使同步信號與本地載波信號保持同步。因此，多通道NCO的輸出信號時序為：N個通道的載波按時間先后輸出，sop標志對應第一個通道的信號，eop標志對應最后一個通道的信號。
相位旋轉法每一路相位旋轉需要4個乘法器、2個加法器，產生基頻和偏頻的DDS共需要2個ROM表、2個加法器；采用多通道結構只需要1個ROM表、1個加法器，那么N通道機構與相位旋轉結構相比，在增加很少的控制單元開銷的情況下，能節省1個ROM表、4N-4個乘法器、2N-1個加法器。
3.2 多通道CIC濾波器的設計和分析
數字混頻之后需要用一個低通濾波器來提取低頻分量，CIC濾波器不僅能濾除其中的高頻分量，還能完成采樣率變換，并且其實現結構簡單，沒有乘法單元，消耗資源少[10]。CIC濾波器由積分器和梳狀濾波器構成，其傳輸函數為：
其中D為下抽倍數，H1(z)為積分器，H2(z)為梳狀濾波器。CIC濾波器的實現結構如圖6所示。
多通道CIC也采用上述結構，不過要加入控制模塊和延時單元來保證時序對齊和多通道的邏輯正確性，其FPGA實現模塊圖如圖7所示。
如圖7所示，CIC濾波器的積分部分由Add模塊和Dly_Add延時模塊構成；Down下抽模塊是CIC濾波器的下抽部分；CIC濾波器的梳狀濾波器部分由Sub減法模塊和Dly_Sub延時模塊構成。下變頻之后的數據經過Ctrl控制模塊按照sop高電平對應第一個通道的數據和eop高電平對應最后一個通道的數據的時序送到Expd擴位模塊，該模塊是為了防止后級計算溢出，將輸入數據擴位后輸出，Add模塊主要完成累加功能；Dly_Add模塊是延時單元，假設該CIC為N通道結構，則該模塊的延時節拍數即為N；Down下抽模塊主要完成下抽功能，同時保證下抽之后的sop和eop信號與數據對齊；Dly_Sub減法模塊將輸入數據延時N個節拍后送到減法器；Dec模塊為截位模塊，可以保證整個多通道CIC濾波器的輸入和輸出數據寬度不變，以便在多級級聯的情況下不用改變數據位寬。最后，整個CIC濾波器的輸出為out_sop、out_eop、CIC_out，CIC_out是經過濾波之后的輸出數據，out_sop對齊第一個通道的數據，out_eop對齊最后一個通道的數據。
由圖6可以看出，一個單通道CIC需要兩個加法器，以N通道為例，采用多通道的設計結構與單通道相比能節省2N-2個加法單元，實際應用中為了達到足夠的抑制，防止下抽后發生頻譜混疊，CIC濾波器常采用多級級聯的形式，這樣節省的資源就更可觀了。
4 結果和資源比較
為了驗證上述方法的有效性和正確性，在Xilinx的Virtex 4系列FPGA-XC4VSX55上實現了一個通道數為10的數字信道化接收機，接收機接收帶寬為5 MB，每個信道帶寬為500 KB，每個信道的中心頻率依次為68 MB、68.5 MB、69 MB、69.5 MB、70 MB、70.5 MB、71 MB、71.5 MB、72 MB、72.5 MB。輸入信號為正弦波信號，頻率為70.125 MHz。NCO和CIC設計為10通道的結構，為了達到60 dB的抑制，CIC采用5級級聯的方法，下抽倍數為10；半帶濾波器的階數為31階，系數量化位寬為15 bit，低通濾波器階數為50，系數量化位寬為17 bit，低通濾波器濾波之后下抽5倍，低通濾波器的采樣頻率與截止頻率之比為10:1；信道化的數據通過USB接口上傳給上位機，Matlab讀取上傳的數據做16 384點的傅里葉變換，最后通過頻譜拼接形成一個完整的頻譜，Matlab生成的頻譜如圖8所示。
圖8為歸一化后的信道化頻譜，可以看出其動態范圍在60 dB以上，滿足設計要求，頻譜最大值在70.125 MHz處與輸入頻率對應，其他比較高的頻譜分量為截位引起的量化噪聲。在同樣的信道化方案的前提下，將優化前后的資源消耗情況作了對比，其結果如表1所示。
5 結束語
本文闡述了基于低通濾波器組結構的信道化接收機的模型，用多通道復用的方法對本地載波生成和抽取濾波過程中的CIC濾波器作了更進一步的優化，并對多通道NCO和CIC的FPGA實現方法作了詳細介紹，最后通過優化前后的資源消耗對比，證明了本方案的有效性。實際上，FPGA的正常工作時鐘頻率是有上限的，以200 MHz為例，若多通道結構的通道個數為20個，則輸入信號的采樣速率最高為10 MHz，在滿足奈奎斯特采樣定理的前提下，輸入信號的帶寬應≤5 MHz；若子信道個數為10個，則輸入信號的帶寬應≤10 MHz。該方案在頻譜分析、通信信號盲識別中的預處理等領域有廣泛應用，已應用于研究項目當中。
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