0 引言

    隨著集成電路、移動通信、傳感器網絡等技術的快速發展，各種微型化、智能化的傳感器作為連接物理世界和各種智能設備的橋梁，受到了研究者越來越高的重視^[1-2]。模擬數字轉換器(ADC)起著連接模擬前端處理電路和數字信號處理電路的功能，對實現各種自然界的信號高質量、無失真的采集和處理起著至關重要的作用^[3]。此外，由于現在的智能傳感器對長時間續航、便攜式、可植入式等功能提出要求，低功耗、高精度的ADC成為研究的熱點。逐次逼近模數轉換器(SAR ADC)以其結構簡單、功耗低、精度較高、面積較小等優點，在生物電信號采集、壓力采集、溫濕度監控等傳感器設備中得到廣泛的應用^[4]。

    本文設計了一種能較好地折衷功耗、精度、速度這三個相互矛盾的性能指標的SAR ADC。基于一種新型的電容開關切換算法，同時采用分段式電容陣列、分時工作的比較器等措施盡可能地降低功耗、提高精度，取得了較優異的性能。

1 電容陣列的開關切換算法

    SAR ADC的基本結構由數模轉換器(DAC)、比較器、SAR邏輯控制電路、采樣保持電路構成，其原理是基于二進制搜索算法進行模數轉換。DAC有多種類型，應用最廣泛的是電容式DAC。

    電容式SAR ADC在進行模數轉換時，電容陣列的開關切換策略決定了電路的復雜度、電容陣列的面積、比較器的比較精度、數據轉換所需的動態功耗等。本文通過比較傳統的電容開關切換算法^[5]和本文采用的一種新型的電容開關切換算法，說明本文采用算法的詳細控制策略以及優點。

1.1 傳統的DAC電容開關切換算法

    傳統的N位電容式DAC結構圖如圖1所示，DAC由單位電容個數按二進制遞增的電容陣列構成。采用下極板采樣，下極板通過開關連接至三個電平以進行切換，分別是輸入信號、高電平參考電壓V_ref、低電平地電壓GND。

    傳統的DAC電容開關切換算法采用先置位后判斷的方式。首先進行信號采樣，將差分DAC電容陣列的上極板均連接至共模電壓V_cm，正負端電容陣列的下極板分別接正負端輸入信號V_inp和V_inn。采樣完成后，斷開電容陣列的上極板開關，將正端DAC的所有電容下極板切換至地電壓GND，負端DAC的電容下極板切換至正參考電壓V_ref，然后開始從高位到低位進行模數轉換過程。以最高位(MSB)為例，先預置位為1，將MSB的正端電容下極板電平由GND切換至V_ref，負端電容下極板電平由V_ref切換至GND。比較DAC正端輸出電壓V_DACP和負端電壓V_DACN的大小，如果V_DACP＞V_DACN，表明預置位1正確，該位輸出為1，MSB的電容連接方式不變；否則V_DACP＜V_DACN，表明該位預置1錯誤，MSB的電容電平向相反方向切換，該位輸出為0。以此類推，直到比較得出N位的轉換結果。傳統的DAC電容開關切換算法的缺點是電容面積大、動態功耗較高、邏輯控制較復雜。

1.2 一種新型的DAC電容開關切換算法

    本文采用一種新型的電容開關切換算法，該算法是在基于共模電平(V_cm-based)電容開關切換算法^[6]的基礎上發展而來，其DAC結構如圖2所示。將V_cm-based電容式DAC中每位對應的電容分為大小相等的兩個，如最高位的電容值2^N-1C₀被分成兩個2^N-2C₀并聯，最低位C₀被分為兩個C₀/2并聯。該算法采用上極板采樣，在初始狀態時，正端電容Cpa_i(i=0～N-1)的下極板連接至GND，正端電容Cpbi(i=0～N-1)的下極板連接至Vref；負端電容Cnai(i=0～N-1)的下極板連接至V_ref，負端電容Cnb_i(i=0～N-1)的下極板連接至GND。這樣，正負端電容陣列的一半連接至GND，一半連接至V_ref，等效為所有的電容下極板都連接至共模電平V_cm(取V_cm=V_ref/2)。因此，該算法的電容開關切換電平只有GND和V_ref，省去了V_cm產生電路及緩沖器電路。極大地簡化了電路，降低了功耗，且仍能保持DAC輸出差分信號共模電平的恒定。

    此新型的電容開關切換算法的工作流程為：首先進行采樣，正負端電容陣列的上極板分別接正負端輸入信號V_inp和V_inn，電容的下極板按初始狀態連接。直接比較DAC正負端的采樣電壓，就可以得到MSB的結果。如果MSB=1，則次高位的C_pa電容下極板電平保持為GND，C_pb電容下極板電平由V_ref切換至GND；次高位的C_na電容下極板電平保持為V_ref，C_nb電容的下極板電平由GND切換至V_ref。如果MSB=0，則電容電平切換方向和MSB=1時相反。在開關電平切換完成后，通過比較器即可得到次高位的結果。以此類推，由高到低逐次得出N位的轉換結果。

    對于12位的SAR ADC，以N=12為例給出了不同電容開關切換算法下，差分二進制加權電容陣列DAC所需的單位電容個數、參考電壓類型、平均功耗等情況如表1所示。可見，本文采用的開關切換算法所需的電容面積、平均功耗比傳統算法大幅減少。且參考電壓沒有V_cm，節省了V_cm產生電路和緩沖電路的功耗。

2 SAR ADC的電路設計

2.1 SAR ADC的整體結構

    本文設計的SAR ADC的整體結構如圖3所示。電路主要包含四個部分，即12位的全差分開關電容式DAC、采樣電路、分時工作的比較器、逐次逼近(SAR)邏輯控制和寄存器電路。

    開關電容DAC有兩個主要功能：一是和采樣開關配合起來，進行輸入信號的采樣；二是在逐次逼近(SAR)邏輯控制下由高位到低位進行電容陣列的開關切換，實現二進制搜索算法。采樣開關采用自舉(bootstrap)開關的結構，盡可能地降低采樣的非線性誤差^[4]。分時工作比較器起著比較差分DAC正負端輸出電壓的作用，將比較的高低電平結果輸入SAR邏輯控制電路。在本設計中，全差分動態比較器COMP1和靜態預放大比較器COMP2進行分時工作，COMP1比較前8 bit的DAC輸出電壓，COMP2比較后4 bit的DAC輸出電壓。兩路比較器分別被時鐘信號CLK_COMP1和CLK_COMP2控制，兩路比較器的輸出進行或運算得到整體的比較結果。SAR邏輯控制電路產生逐次逼近的邏輯時序，對每一位的比較輸出結果進行運算，產生開關切換的控制信號以控制DAC開關電容陣列中開關的切換方向。

2.2 DAC電容陣列設計

    本設計的DAC電容陣列如圖3中電路所示，采用全差分的上極板采樣的分段式電容陣列結構。最高位直接進行比較，沒有電容開關的切換。故采用7+4的分段結構，高位電容陣列為7位，低位為4位。末尾為冗余位，不進行開關切換，起著增加轉換精度的作用。電容陣列中所有的電容都是由單位電容C₀構成，橋接電容的值為C₀。電路中最小的電容為兩個單位電容串聯即C₀/2，這種方法的優點是在不大幅增加電容面積的前提下保證轉換精度。

    電容陣列中每一位的電容被分為兩個相等的部分并聯，在初始狀態一個下極板接V_ref，一個接GND。如MSB正端電容陣列C_p11被分為C_pa11和C_pb11，電容值均為32C₀；初始時C_pa11下極板接GND，C_pb11下極板接V_ref。MSB負端的電容陣列C_n11被分為C_na11和C_nb11，同樣為32C₀；初始時C_na11下極板接V_ref，C_nb11下極板接GND。這種方法可以確保在開關電容總面積不變，且電容切換的電平沒有額外增加一個V_cm時，仍能使DAC輸出的差分電壓信號的共模電平保持為定值，從而使比較器的輸入信號共模電平恒定，比較精度不會降低。

    在SAR ADC轉換過程中，首先進行信號采樣，自舉采樣開關S_in閉合。正負端電容陣列的上極板分別連接至正負輸入信號V_inp和V_inn，正負端DAC電容陣列的采樣電荷分別為：

    在設計的12位SAR ADC轉換時，在進行第i步開關切換時，差分DAC輸出的正負端電壓分別為：

其中，M_i為比較器從高位到低位第i次比較后正端輸出的結果。例如，M₁即V_inp和V_inn直接經過比較器比較后正端的結果，也是MSB的轉換數據。

    可以看出，差分DAC輸出電壓信號的共模電平為固定值，其值恒為：

    差分DAC輸出電壓共模電平的恒定，確保了比較器工作時靜態工作點的穩定，提高了比較器的精度。

2.3 分時工作比較器設計

    比較器在SAR ADC中起著比較差分DAC的輸出電壓，進而得到該位的轉換結果，并決定下一位電容陣列開關切換方向的重要作用。比較器的比較精度、比較速率和功耗對SAR ADC的綜合性能有著決定性的影響^[7]。

    在本設計中，為了兼顧高比較精度和低功耗的要求，設計了一種分時工作的比較器。其中，在前8 bit的比較中，采用雙尾電流全動態比較器，其特點是只消耗動態功耗，功耗較低，比較速度較快，但精度較差。在后4 bit的比較中，采用靜態預放大器和鎖存比較器級聯的結構，其特點是可以對DAC輸出的電壓差進行一定的靜態預放大，提高比較精度，但功耗較高、速度較慢。兩路比較器的輸出進行或邏輯運算，最終輸出整體的比較結果。

2.3.1 全動態比較器設計

    設計的全動態比較器采用雙尾電流式的結構，如圖4所示。尾電流源均由時鐘信號控制，任意時刻電路沒有靜態電流，功耗非常小，比較速度非常高。比較器為兩級電路，第一級為全差分動態預放大器，第二級為帶尾電流源的動態鎖存比較器。其工作原理是，利用輸入電壓的差異，造成第一級比較器輸出節點V_OP1、V_ON1的充放電快慢的差異，形成V_OP1和V_ON1電壓變化的差異。將第一級的輸出傳遞給鎖存比較器的輸入端，通過首尾相連的反相器結構將輸入的差值迅速放大，快速將第二級比較器的輸出V_OP、V_ON的一端拉高，另一端拉低。

2.3.2 靜態預放大比較器設計

    在后4 bit的比較中，采用靜態預放大比較器，其原理圖如圖5所示。第一級為靜態預放大器，M₁、M₂為PMOS管差分輸入，主要是為了降低噪聲、增大采樣電壓的輸入范圍。M₄、M₅柵極交叉耦合連接，引入弱正反饋，可以增大預放大器的增益和帶寬，提高比較器的精度和速度。AMP_EN是控制電路是否工作的使能信號。

    第二級電路為動態鎖存比較器，有兩個工作模式，其特點是響應速度快，動態功耗較低。CLK為控制鎖存比較器工作的時鐘信號，CLKN為其反相時鐘。當CLK端有時鐘輸入且為低電平時，動態鎖存比較器工作在復位模式，正負端輸出均為低電平。當CLK時鐘為高電平時，動態鎖存比較器工作在比較模式，M₁₇、M₁₈、M₂₁和M₂₂構成了首尾連接的反相放大器結構，形成了正反饋，可以迅速將比較器正負輸出端的電壓拉開，實現對微小差異的輸入電壓的比較。

2.4 SAR邏輯控制時序

    逐次逼近(SAR)邏輯控制電路由D觸發器和邏輯門實現，其邏輯時序如圖6所示。

    在SAR邏輯控制時序圖中，CLK和CLKS為外部輸入的信號。其中CLK為時鐘信號，CLKS為采樣控制信號，CLKS信號的頻率即為SAR ADC的采樣頻率。Sampling為輸入信號的采樣信號，控制自舉開關對輸入信號進行采樣。采樣完成后，CLK_i(i=11～0) 每隔一個時鐘周期逐次由低電平向高電平變化，控制電容開關由高位到低位逐次進行電平切換，完成逐次逼近功能。CLK_COMP1為全差分動態比較器的時鐘信號，控制全差分動態比較器工作，比較輸出前8 bit數據；當其恒為低電平時，全差分動態比較器停止工作，正負輸出端全為低電平。CLK_COMP2為靜態預放大比較器的動態鎖存器的時鐘信號，當有時鐘輸入時，比較器正常工作；當其恒為低電平時，鎖存比較器輸出低電平，停止工作。ADC_OUT為比較器依次比較后輸出的各位轉換結果，AMP_EN為靜態預放大器的使能信號。當AMP_EN為低電平時，靜態預放大器工作，配合鎖存比較器完成后4 bit的比較，其余時間停止工作，極大地節省了功耗。

3 SAR ADC仿真驗證

    本設計的SAR ADC采用TSMC 0.18 μm CMOS工藝實現，利用HSPICE軟件對電路的各項性能進行仿真。仿真時的電源電壓和V_ref電平為1.8 V，SAR ADC的采樣率為200 kS/s。

    輸入頻率為10 kHz、振幅為1.8 V的正弦波差分信號時，采樣1 024個點，對轉換的數據進行快速傅里葉變換(FFT)頻譜分析，可得頻譜曲線如圖7所示。結果顯示，無雜散動態范圍(SFDR)為76.91 dB，總諧波失真(THD)為-73.56 dB，信號噪聲失真比(SNDR)為70.94 dB，有效位數(ENOB)為11.49 bit。

    在采樣率為200 kS/s，輸入信號頻率變化時，SFDR和SNDR隨輸入頻率變化的動態曲線如圖8所示。可以看出，當輸入頻率在1 kHz～95 kHz范圍內變化時，SFDR的范圍是69.85～80.88 dB，SNDR的范圍是67.25～71.29 dB。

    本設計的SAR ADC的性能參數如表2所示，并和已發表的SAR ADC性能進行比較。可見，由于本文采用的多種降低功耗和提高精度的設計，SAR ADC的FoM值較低，具有一定的性能優勢。

4 結論

    本文設計了一種新型的12位SAR ADC，采用新型的電容開關切換算法，不需要額外的共模參考電壓，仍能確保開關電容DAC的差分輸出信號的共模電平穩定，保證了轉換的精度。DAC電容陣列采用7+4的分段式電容陣列結構，極大地減小了面積、節省了功耗。比較器采用全差分動態比較器和靜態預放大比較器分時工作的技術，綜合考慮了比較精度和功耗的要求。仿真結果表明，SAR ADC在200 kS/s采樣率下，ENOB為11.49位，FoM為38.2 fJ/(conv·step)，取得了良好的性能。

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作者信息:

孫  帆，黃海波，盧  軍，陳宇峰

(湖北汽車工業學院 電氣與信息工程學院，湖北 十堰442002)