查找表(Look-Up-Table)簡稱為LUT,LUT本質上就是一個RAM。目前FPGA中多使用4輸入的LUT,所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當用戶通過原理圖或HDL語言描述了一個邏輯電路以后,PLD/FPGA開發軟件會自動計算邏輯電路的所有可能的結果,并把結果事先寫入RAM,這樣,每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表,找出地址對應的內容,然后輸出即可。 下面是一個4輸入與門的例子,
實際邏輯電路 LUT的實現方式 a,b,c,d 輸入 邏輯輸出 地址 RAM中存儲的內容 0000 0 0000 0 0001 0 0001 0 … 0 … 0 1111 1 1111 1 二。PLDFPGA基于查找表(LUT)的FPGA的結構 我們看一看xilinx Spartan-II的內部結構,如下圖:
xilinx Spartan-II 芯片內部結構 Slices結構 Spartan-II主要包括CLBs,I/O塊,RAM塊和可編程連線(未表示出)。在spartan-II中,一個CLB包括2個Slices,每個slices包括兩個LUT,兩個觸發器和相關邏輯。Slices可以看成是SpartanII實現邏輯的最基本結構 (xilinx其他系列,如SpartanXL,Virtex的結構與此稍有不同,具體請參閱數據手冊) altera的FLEX/ACEX等芯片的結構如下圖:
altera FLEX/ACEX 芯片的內部結構
邏輯單元(LE)內部結構 FLEX/ACEX的結構主要包括LAB,I/O塊,RAM塊(未表示出)和可編程行/列連線。在FLEX/ACEX中,一個LAB包括8個邏輯單元(LE),每個LE包括一個LUT,一個觸發器和相關的相關邏輯。LE是FLEX/ACEX芯片實現邏輯的最基本結構(altera其他系列,如APEX的結構與此基本相同,具體請參閱數據手冊) 二。PLDFPGA 查找表結構的FPGA邏輯實現原理 我們還是以這個電路的為例:
A,B,C,D由FPGA芯片的管腳輸入后進入可編程連線,然后作為地址線連到到LUT,LUT中已經事先寫入了所有可能的邏輯結果,通過地址查找到相應的數據然后輸出,這樣組合邏輯就實現了。該電路中D觸發器是直接利用LUT后面D觸發器來實現。時鐘信號CLK由I/O腳輸入后進入芯片內部的時鐘專用通道,直接連接到觸發器的時鐘端。觸發器的輸出與I/O腳相連,把結果輸出到芯片管腳。這樣PLD就完成了圖3所示電路的功能。(以上這些步驟都是由軟件自動完成的,不需要人為干預) 這個電路是一個很簡單的例子,只需要一個LUT加上一個觸發器就可以完成。對于一個LUT無法完成的的電路,就需要通過進位邏輯將多個單元相連,這樣FPGA就可以實現復雜的邏輯。 由于LUT主要適合SRAM工藝生產,所以目前大部分FPGA都是基于SRAM工藝的,而SRAM工藝的芯片在掉電后信息就會丟失,一定需要外加一片專用配置芯片,在上電的時候,由這個專用配置芯片把數據加載到FPGA中,然后FPGA就可以正常工作,由于配置時間很短,不會影響系統正常工作。也有少數FPGA采用反熔絲或Flash工藝,對這種FPGA,就不需要外加專用的配置芯片。 三。PLDFPGA 其他類型的FPGA和PLD 隨著技術的發展,在2004年以后,一些廠家推出了一些新的PLD和FPGA,這些產品模糊了PLD和FPGA的區別。例如Altera最新的MAXII系列PLD,這是一種基于FPGA(LUT)結構,集成配置芯片的PLD,在本質上它就是一種在內部集成了配置芯片的FPGA,但由于配置時間極短,上電就可以工作,所以對用戶來說,感覺不到配置過程,可以傳統的PLD一樣使用,加上容量和傳統PLD類似,所以altera把它歸作PLD。還有像LatTIce的XP系列FPGA,也是使用了同樣的原理,將外部配置芯片集成到內部,在使用方法上和PLD類似,但是因為容量大,性能和傳統FPGA相同,也是LUT架構,所以LatTIce仍把它歸為FPGA。 四。PLDFPGA基于乘積項(Product-Term)結構CPLD CPLD多是基于乘積項(Product-Term)的結構。采用這種結構的CPLD芯片有:Altera的MAX7000,MAX3000系列(EEPROM工藝),Xilinx的XC9500系列(Flash工藝)和LatTIce,Cypress的大部分產品(EEPROM工藝) 我們先看一下這種CPLD的總體結構(以MAX7000為例,其他型號的結構與此都非常相似):
圖1 基于乘積項的CPLD內部結構 這種CPLD可分為三塊結構:宏單元(Marocell),可編程連線(PIA)和I/O控制塊。宏單元是CPLD的基本結構,由它來實現基本的邏輯功能。圖1中蘭色部分是多個宏單元的集合(因為宏單元較多,沒有一一畫出)。可編程連線負責信號傳遞,連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制,比如可以設定集電極開路輸出,擺率控制,三態輸出等。圖1 左上的INPUT/GCLK1,INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時鐘,清零和輸出使能信號,這幾個信號有專用連線與PLD中每個宏單元相連,信號到每個宏單元的延時相同并且延時最短。 宏單元的具體結構見下圖:
圖2 宏單元結構 左側是乘積項陣列,實際就是一個與或陣列,每一個交叉點都是一個可編程熔絲,如果導通就是實現“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側是一個可編程D觸發器,它的時鐘,清零輸入都可以編程選擇,可以使用專用的全局清零和全局時鐘,也可以使用內部邏輯(乘積項陣列)產生的時鐘和清零。如果不需要觸發器,也可以將此觸發器旁路,信號直接輸給PIA或輸出到I/O腳。
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