隨著摩爾定律的逐步失效，數字邏輯芯片和DRAM芯片隨著制程工藝提升所帶來的密度優勢正在降低，成本卻在高速提升。相比之下，NAND Flash閃存的情況卻并非如此。與半導體行業的其他行業不同，NAND每年的成本都在大幅下降。

　　這主要是因為NAND顛覆了摩爾定律，不再依賴對于晶體管的微縮。相反，NAND轉向了全新的3D NAND架構，并于2013年首次商業化。從那時起，NAND制造商通過添加越來越多的存儲單元層的堆疊來提高NAND的密度和成本結構。制造的焦點也幾乎完全從光刻轉移到了沉積和蝕刻處理步驟。結果，自從引入3D NAND以來，NAND的密度以非常一致的速度每年提高30%。

　　近日，半導體研究機構Semianalysis發布文章，對NAND半導體市場、工藝技術擴展途徑、制造工藝、NAND定價趨勢、當前供過于求/未來短缺、2023年至2025年NAND晶圓制造設備支出前景、西部數據和Kioxia的未來進行了分析，并深入探討了NAND高縱橫比蝕刻市場、3D DRAM的可能性。Semianalysis認為，沉積方面也即將發生的重大材料變化，以及由于兩次制造變化，代表超過10億美元的收入可能易手，市場份額可能從泛林集團（Lam Research）大幅轉移到東京電子（TEL）。

　　一如既往，技術背景將為每個人詳細介紹。NAND的沉積和蝕刻、3D DRAM的可能性、業務影響、變化、高層成果和WDC/Kioxia評論方面的兩項新發展也將詳細介紹。包括從超大規模集成電路日本和半導體西部的工具公司和NAND制造商那里收集的市場情報。

　　自引入3D NAND以來，這種密度的增加使每比特的NAND成本每年下降約21%，盡管未來可能會面臨一些挑戰，但預計仍將繼續擴展。

　　美光認為，NAND每比特的成本可以繼續以每年低至百分之十幾的速度下降，而DRAM更難擴展，只能以每年高個位數的成本下降為目標。這是DRAM行業最近經歷的21%的倒退。

　　NAND中這些大規模成本改進的主要原因是晶圓廠可以在工藝步驟數沒有大規模相應增加的情況下增加密度。3D NAND中最關鍵的步驟是薄膜沉積和高縱橫比蝕刻。

　　NAND的一個過于簡單的制造過程是沉積交替的薄膜，然后有一些不同的蝕刻穿過堆疊，將cell分開/連接到外部世界。Lam Research是許多工藝步驟的領導者，包括最關鍵的高縱橫比蝕刻。

　　NAND擴展的四條大道

　　有4種主要途徑可以擴展NAND閃存每片的存儲容量。

　　邏輯縮放：每個單元存儲的位數。這需要每個單元存儲2^n個電壓電平；

　　垂直縮放：垂直堆疊的NAND單元的數量；

　　橫向縮放：可以在2D矢量上擬合的單元格的大小/數量；

　　體系結構擴展：各種技術可提高密度并減少單元/外圍的開銷。

　　首先是邏輯縮放，即每個物理存儲單元存儲更多的位。每個單元存儲的每個附加位需要將單元必須保持的可辨別電壓狀態的數量增加一倍。IE：每個單元1bit（SLC）的2個電壓電平，每個單元2bit（MLC）的4個電壓電平、每個單元3bit（TLC）的8個電壓電平以及每個單元4bit（QLC）的16個電壓電平和每個單元5bit（PLC）的32個電壓電平。

　　理想情況下，這通過增加存儲字節而不增加存儲單元的物理數量來實現“自由”縮放。每個單元4bit的QLC NAND于2018年問世，SK海力士從英特爾收購的Solidigm團隊一直在談論每個單元5bit PLC浮柵NAND。Kioxia的研究人員甚至在2021年證明了在低溫條件下每個Cell可以達到7bit。

　　然而，邏輯縮放的主要缺點是減少每個存儲狀態的電子數量。增加每個單元的電壓狀態的數量意味著劃分每個存儲單元的電子存儲容量。每個狀態的電子數量減少會增加可變性并破壞可靠性。2D NAND已經達到了TLC技術的極限，3D NAND也很快接近了類似的極限。展望未來，我們開始看到這種影響，這標志著邏輯縮放的結束。

　　制造商發現，制造更小的Cell（橫向+垂直），每個Cell容納更少的電子，使每個Cell的高位無法維持。例如，Solidigm的192層PLC出現故障，由于成本結構較差，不會大量生產。

　　三星的大于236層V9代3D NAND也顯示出QLC與TLC的代擴展性較差。在V7代中，QLC比TLC密度高40%。使用V9時，QLC的密度僅為TLC的20%。這是因為QLC存儲單元不能像TLC單元那樣收縮得那么多。因此，美光和SK海力士相信TLC（每個單元3bit）NAND將是最具成本效益的長期解決方案。

　　其次是垂直縮放，這是過去十年中NAND密度增長的主要途徑。當前的高縱橫比（HAR）蝕刻深度限制為6至7微米，每個單元的最小厚度約為40nm。到目前為止，制造商只能實現多達128個字線層堆疊（每個約50nm）。除此之外，還需要將多個單獨蝕刻并組合在另一個deck（層面）上的deck串堆疊。Solidigm的192層設計使用了四個48層deck，而海力士最新一代238層設計使用了兩個deck，每個deck有119條活動字線。

　　理想情況下，deck越少越好，因為需要重復的制造步驟越少，堆疊deck時出現對齊錯誤的風險越低。否則，垂直縮放的唯一其他方式是減小每個存儲器單元和字線的Z方向厚度，或者增加HAR蝕刻深度，下面詳細說明。這就是為什么東京電子可以從泛林集團公司獲得大量業務的原因。稍后描述的沉積變化可能同樣具有影響力。

　　第三是在X和Y方向上進行傳統的橫向縮放。這可以通過增加存儲器溝道孔的密度或通過減少狹縫和存儲器塊細分的面積開銷來實現。前者已經被開發出來了，因為需要將所有層都安裝在側壁上以形成電荷陷阱單元，所以空穴不會變得更小。孔之間的間距目前也盡可能小。

　　對于后者，美光和西部數據/鎧俠（WDC/Kioxia）增加了狹縫之間的通道孔的數量，減少了狹縫的總數，從而實現了通孔的更好面積利用。這意味著它們的替換柵極工藝必須水平地深入層中，以正確地去除所有SiN（氮化硅）殘留物并干凈地進行隨后的W（鎢）填充。

　　自64層NAND產生以來，行業標準一直是狹縫之間的9根支柱。美光的232層NAND在狹縫之間變成了19個支柱，而西部數據/鎧俠 BiCS6 162層在狹縫間變成了24個支柱，盡管我們尚未發現這種情況在市場上廣泛普及。他們的 218 層 BiCS8 將會更進一步，不再需要一排虛擬孔來分隔子塊。

　　雖然與垂直縮放相比，這些橫向縮放技術的密度增益較小，但它確實能夠在不增加WFE（晶圓廠設備投資）強度的情況下線性降低成本。除此之外，還可以通過使用交錯“樓梯”設計來減少陣列兩側“樓梯”的頭頂面積，從而實現橫向縮放。然而，這是以增加布線密度和字線連接區域的復雜性為代價的。

　　最后是架構縮放。它關注CMOS邏輯外圍電路的放置位置。設計從簡單的CMOS Next to Array，到最近的CMOS Under Array，通過在NAND堆棧下方構建電路來節省芯片面積。然而，由于NAND陣列處理步驟的苛刻性質，CMOS邏輯處理技術存在限制。CMOS鍵合陣列（CBA）通過在單獨的芯片上制造邏輯來解決這一問題，然后通過混合鍵合將該芯片鍵合到存儲器陣列芯片上。

　　這使得更高級的邏輯和更高的布線密度能夠實現階梯和子塊劃分的進一步橫向縮放。由于并行制造邏輯和存儲器，可以通過降低設計/工藝復雜性和循環時間來抵消接合多個芯片帶來的成本增加。YMTC憑借其64層Xtacking 1.0和令人驚嘆的1.0微米間距混合粘合引領潮流。西部數據/鎧俠 BiCS8 218層也將采用混合鍵合工藝，其他制造商也將效仿。

　　這些擴大規模的途徑大多已經被挖掘出來。雖然垂直擴展一直是擴展的主要方式，但即使如此，目前的制造設備也開始采用這種方式。

　　3D NAND結構和制造流程

　　氧化物和氮化物薄膜的交替層首先沉積在基底芯片上。每個層的厚度在20至30nm之間。每個疊層的理論極限可以超過250層高并且接近7微米的高度。然后添加厚的硬掩模以準備高縱橫比（HAR）溝道空穴蝕刻。這種反應離子蝕刻工藝挖掘出比寬度深70倍的孔陣列。通道孔在圓度和整個孔深度上的均勻性對于降低存儲單元性能的可變性至關重要。對于具有多個deck的設計，重復這些步驟，然后將這些deck堆疊在彼此的頂部。

　　由此，用多層填充溝道空穴以形成電荷陷阱單元，每一層沉積在側壁上使得空穴逐漸變窄。接下來是金屬置換柵極工藝。狹縫通過所有層被蝕刻下來，形成暴露出堆疊側面的溝槽。這允許通過ALD和鎢字線填充進行氮化物層的挖掘和隨后的勢壘沉積。在陣列的側面蝕刻階梯以將字線層暴露于垂直接觸。

　　最后，位線和金屬互連形成在所制造的CMOS電路之上，并與所制造的包括字線驅動器和用于NAND接口的其他外圍電路的CMOS電路連接。由此，我們看到3D NAND高度依賴于HAR蝕刻和沉積能力來縮放密度和性能。

　　如前所述，3D NAND主要限制是在制造工藝中蝕刻溝道通孔。這就是為什么每GB的原始處理時間（以及因此的處理成本）擴展預計將從我們觀察到的歷史趨勢放緩的原因。這是這篇文章的重點。

　　NAND市場信息更新

　　目前NAND市場持續疲軟，產能嚴重過剩。由于供應過剩，目前晶圓產能利用率在60%的范圍內。庫存情況也是巨大的。這是自1997年以來我們看到的最嚴重的供需不匹配。

　　現在，主要的NAND制造商都在降低產能利用率，試圖減少庫存，使市場恢復平衡。然而，技術轉型仍需要一些投資。三星做為最大的NAND生產商（34%的市場份額）在NAND工藝上已經落后了。它目前的die仍然主要是128層，176層NAND仍然只是一小部分。這遠遠落后于SK海力士和美光，后者處于超過200層的技術節點。

　　三星正試圖將今年的大部分產能轉移到236層。他們實際上在很大一部分生產中跳過了一個節點。雖然他們在技術轉型方面的投資將在今年支持NAND WFE，但這只會推遲NAND市場復蘇，因為面對不斷增強的產出能力，需求能力顯得更加疲軟。一旦三星技術轉型完成，他們將為市場帶來另外70%的NAND容量增長。三星想強行進行整合，這是一種從公司最高層開始的策略。

　　Semianalysis相信，與2023年相比，2024年將是NAND資本支出更加精簡的一年。預計到2025年NAND供需將強勁復蘇，因為巨大的庫存和低產能利用率提供了緩沖。長期需求將繼續增長，該行業最終需要持續投資來滿足這一需求。但是，對于NAND制造的資本支出增長可能將會相對較少，而且頭部的西部數據和鎧俠的可能的合并可能也將抑制這方面的資本支出。

　　東京電子將突破泛林集團在NAND刻蝕設備領域的壟斷？

　　由于這篇報告后半部分為收費內容，因此這里只能給出Semianalysis的最新研究的結論，即隨著3D DRAM的可能性和即將到來的沉積材料的重大變化，NAND制造設備市場將會面臨重大改變，市場份額可能將更多的從泛林集團轉向東京電子，這可能意味著超過10億美元的收入的易手。

　　芯智訊此前3D DRAM相關文章：《DRAM將進入3D時代？230層堆棧，容量可提升8倍！》

　　正如前面所介紹的，3D NAND制造過程當中，最多的制造步驟是刻蝕和薄膜沉積。而在全球刻蝕設備和薄膜沉積設備市場，美國泛林集團、日本東京電子和美國應用材料這三家廠商占據主導地位。

　　Gartner數據顯示，在2020年的全球干法刻蝕設備市場（目前應用主要以干法刻蝕為主，占比90%以上），泛林集團（46.71%）、東京電子（26.57%）和應用材料（16.96%）合計占據90%以上的全球刻蝕設備市場份額，日立高新和細美事緊隨其后分別占3.45%和2.53%。國內刻蝕設備廠商當中，中微公司占比1.37%，北方華創占比0.89%，屹唐股份占比0.10%。有數據顯示，2022年，泛林集團在刻蝕設備的市場的份額已經高達55%。

　　顯然，目前泛林集團在刻蝕設備市場的份額大幅高于東京電子，特別是在NAND刻蝕設備領域居于近乎壟斷的優勢地位。雖然芯智訊并未觀察到Semianalysis所說的材料變化對于NAND制造設備領域的重大影響，但是芯智訊注意到，東京電子在今年6月的的半導體國際會議報告中，展示一項新的蝕刻技術（疑似命名為MolyDep＋），可以在400層以上的3D NAND堆疊結構形成存儲通道孔洞（memory channel holes）。

　　據介紹，原本無法在極低溫環境下實際運作的絕緣膜蝕刻，現在東京電子開發出新的制程技術，并制作出相應的設備，首次將電介質蝕刻應用帶入低溫范圍，從而打造了一個具有極高蝕刻率的系統。可在短短的33分鐘內形成高縱橫比的10微米的蝕刻深度，縮減了耗時，而且蝕刻結構的幾何形狀相當明顯，也有助于制造更高容量的3D NAND閃存芯片。且比以前減少84%的全球暖化潛能值（Global warming potential），也就是說整體所需的能耗得到了大幅降低。

　　東京電子還提供了蝕刻后的相關圖像，展示了開發的成果。其中包括顯示了蝕刻后通孔圖案的橫截面SEM圖像，以及孔底的FIB切割圖像，另外還有東京電子的3D NAND閃存芯片的一個案例。

　　或許東京電子最新的這項在蝕刻技術上的突破，將有助于其提升在刻蝕設備市場的競爭力，從而搶下更多屬于泛林集團的市場份額。