高速緩存" title="高速緩存">高速緩存(CACHE)作為內核和低速存儲器之間的橋梁，基于代碼和數據的時間和空間相關性，以塊為單位由硬件控制器自動加載內核所需要的代碼和數據。如果所有程序和數據的存取都由內核完成，基于CACHE的運行機制，內核始終能夠得到存儲器中最新的數據。但是當有其它可以更改存儲器內容的部件存在時，例如不需要內核干預的直接數據存取（DMA）引擎，就可能出現由于CACHE的存在而導致內核或者DMA不能夠得到最新數據的現象，也就是CACHE一致性" title="一致性">一致性的問題。

C64x" title="C64x">C64x+ 存儲器架構

德州儀器(TI)公司對高性能C64x核進行了改進，使其性能大副提升，稱之為C64x+DSP" title="DSP">DSP核。C64x+系統的存儲器框圖如圖1所示。存儲器被分成了三級：第一級是L1，包含數據存儲器（L1D）和代碼存儲器(L1P)；第二級是代碼和數據共用存儲器（L2）；第三級是外部存儲器，主要是DDR2存儲器。L1P、L1D和L2的CACHE功能分別由相應的L1P控制器、L1D控制器和L2控制器完成。表 1總結了C64x+平臺上可用的CACHE情況。

 

圖1 C64x+ 存儲器框圖

表 1 C64x+ CACHE特性

C64x+平臺上L1P用來存儲或者緩存代碼；L1D用來存儲或者緩存數據。L1P和L1D大小都是32K字節，可以分別配置0K、4KB、8KB、16KB或者32KB作為CACHE，其余作為代碼或者數據RAM。作為CACHE的部分，用來緩存L2和DDR2的數據或代碼。作為RAM的部分，可以存儲關鍵的代碼或者數據使得內核能夠以很高的速度訪問。C64x+平臺上L2 存儲器可用于存儲代碼和數據。L2上最大可以分配256K字節CACHE來緩存DDR2中的數據或代碼。L2中其余部分作為RAM存儲代碼和數據。
 

圖 2 內核訪問存儲器流程

高速緩存一致性問題分析

在任何時刻，內核或者其它主機訪問存儲器中數據時，由于CACHE的存在造成不能夠得到最近更新過的數據，就會出現CACHE一致性問題。CACHE的一致性問題分為兩個大類：內核讀一致性問題和內核寫一致性問題。在下面兩個小節中，分別描述了這兩種情況的模型：

內核讀一致性模型

圖 3給出了內核讀一致性的模型。在這個模型中，CACHE一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在內核從CACHE中重新讀數據之前完成。如果不能，則會造成內核讀取的數據不是其它主機更新后的數據，而是原來CACHE中的內容，從而導致一致性的問題。
 

圖 3 內核讀一致性模型

L1P CACHE對L2內存或者DDR2外存中的代碼進行緩存。當內核第一次對L2或者DDR2中的代碼進行讀操作的時候，由于代碼不在L1P CACHE中，CAHCE硬件會將L2或者DDR2中的代碼讀到L1P CACHE中。內核可以得到最新的代碼，不存在一致性的問題。此后，如果其它主機更新L2或者DDR2中的代碼，然后內核再次讀取此部分代碼時，會發現相應的代碼已經存在L1P CACHE中，此時內核會直接從L1P CACHE中讀取代碼。由于內核不能得到最新的代碼，就出現了內核讀一致性的問題。L1D 內核讀一致性問題的原理和L1P相同，只是L1D緩存的是L2或者DDR2中的數據。

內核寫一致性模型

圖 4給出了內核寫一致性的模型。在這個模型中，CACHE一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在其它主機從存儲器中讀數據之前完成。如果不能，會造成其它主機從存儲器中讀到的數據是原來的數據而不是內核更新過的數據，從而導致一致性的問題。
 

圖 4 內核寫一致性模型

 
　　
當內核對L2或者DDR2中的代碼/數據進行寫操作的時候，如果代碼/數據已經在L1 CACHE中，新的代碼/數據會被更新到L1 CACHE中。當其它主機從L2或者DDR2中讀代碼/數據的時候，會直接從L2或者DDR2中讀取相應的內容，如果L1 CACHE中新的代碼/數據未被更新到L2或者DDR2中，則其它主機讀取的不是更新后的內容，就會出現內核寫一致性的問題。

C64x+ 一致性分析

C64x+上的CACHE一致性問題，需要根據放置代碼/數據的相應位置進行分析。由于在C64x+平臺上，L1P、L1D和L2內存既可以作為CACHE又可以作為存儲器使用，因此，在分析一致性問題的時候，需要考慮以下幾種情況：

1) 代碼在L1P存儲器中；2) 代碼在L2存儲器中；3）代碼在DDR2存儲器中；4）數據在L1D存儲器中；5）數據在L2存儲器中；6）數據在DDR2存儲器中。

對于1)，由于代碼直接在L1P存儲器中，不需要進行CACHE，所以不會存在一致性的問題。