鎖相環是一種能夠跟蹤輸入信號相位的閉環自動控制系統，廣泛應用于信號處理、時鐘同步、倍頻、頻率綜合等領域。它根據輸入信號和反饋信號的相位差來調整壓控振蕩器的輸出頻率，最終達到輸入信號頻率和輸出信號頻率相等，輸入信號和輸出信號保持恒定的相位差。
    傳統的PI控制器可以消除穩態誤差，保證鎖定精度，但是對阻尼有不利影響。在PI控制器中引入微分項可以改善響應速度和阻尼，保證了鎖定時間，但不能減少穩態誤差，因此本文提出積分分離PID控制，能夠大大改善響應時間和阻尼并減少穩態誤差，從而保證了鎖相精度和鎖相時間。
1 電路結構與工作原理
1.1 全數字鎖相環電路結構
    快速全數字鎖相環的系統框圖如圖1所示。

    鑒相器采用JK觸發器，該鑒相器結構簡單，鑒相范圍為±π，能夠滿足一般工程的需要。由于鑒相器輸出的是二值高低脈沖，后需接數字濾波器來平滑其中的起伏，消除噪聲和干擾脈沖的影響。一般數字序列濾波器有兩種：N先于M序列濾波器和隨機徘徊濾波器，數字濾波器不是環路濾波器，它是無惰性的，加在環路中不影響環路的階數，僅起到濾噪抗干擾的作用。本文采用隨機徘徊濾波器。環路濾波器采用PID控制器，能夠很好地控制環路相位校正的速度和精度，相對于文獻[1]的PI控制器具有更好的特性。數字壓控振蕩器采用可變模的分頻器。M分頻器對輸出信號進行分頻，以使環路得到相應的倍頻信號。
1.2 電路工作原理
    鑒相器比較輸入信號和輸出信號的相位差，產生一誤差高低電平脈沖序列pha。該脈沖的寬度和輸入、輸出信號的相位誤差是成比例的。K序列濾波器對相位誤差信號進行量化，又可以消除輸入信號噪聲和干擾脈沖的影響。當pha為高電平時，K序列濾波器對fO進行加計數，當計數器溢出時，一方面向環路濾波器產生一加脈沖i，同時對計數器進行復位，重新計數。相反，當pha為低電平時，K序列濾波器對fO進行減計數，當計數器減為零時，一方面向環路濾波器產生一減脈沖d，同時對計數器進行復位，重新計數。在一個pha周期內，K序列濾波器產生加減脈沖的綜合值，表征了輸入信號和輸出信號相位誤差的大小。由于干擾和噪聲的影響是隨機的，此時K計數器產生的加減脈沖的概率相等，因此環路具有較強的抗干擾能力。環路濾波器采用了PID控制，所以，數字壓控振蕩器輸出的信號經M分頻后，反饋給環路濾波器作為采樣信號。環路濾波器在其上升沿對一個pha周期內由K計數器產生的加減脈沖個數進行計數綜合、PID計算、并把計數值輸出給壓控振蕩器作為分頻因子和寄存器清零操作。在控制過程中，由于把壓控振蕩器輸出的信號M分頻后的信號作為環路濾波器的采樣信號，因此保證了采樣周期和輸出信號fout的周期是同步的，這樣既保證了逐周波控制，也保證了在壓控振蕩器的計數開始時賦予其寄存器新的分頻計數值。
2 系統結構性能分析
2.1 數學模型分析
    圖2是圖1中全數字鎖相環的數學模型。

 

    由文獻[1]中對PI控制器及系統閉環響應的分析，可以得到PI控制鎖相環能夠使控制滿足超調量、調節時間和零穩態誤差以及自然諧振頻率與輸入信號的頻率成正比的優點。然而需要更快的響應速度，且又不增加超調量，則應在控制器中增加微分項，即PID控制。在傳統的PI控制中，由于積分項的存在，雖然可以消除靜差、提高精度。但在過程的啟動、結束或大幅度增減設定值時，短時間內系統會輸出很大的偏差，會造成PI運算的積分積累，最終引起系統較大超調，甚至引起系統的振蕩。因此本文采用了積分分離的PID控制算法，既保持了積分作用，又減少了超調量，使控制性能有了較大的改善。具體實現如下：

    積分分離PID算法的仿真圖如圖3所示。

2.2 環路線性分析
    當鎖相環在鎖定點附近波動時，計數值N的變化較小，假設此時環路為二階環，壓控振蕩器的傳遞函數為：
  
  

    由式(7)、(8)可以看出，只要得到K序列濾波器的計數值k、積分系數 ki、比例系數 kp，就可以得到環路的諧振頻率和阻尼系數，反之依然。此外觀察自然諧振頻率可得它與輸入信號的頻率成正比，這意味著鎖相環的跟蹤速度和輸入信號的頻率成正比。
    PID參數工程整定的一般步驟：
    (1)只加入比例控制環節，慢慢增加kp使系統微微振蕩起來。
    (2)加入微分控制環節，慢慢減小kd，這相當于增大系統的阻尼，使系統平穩下來。
    (3)系統平穩下來后，再增加kp使系統微微振蕩起來，然后再減小kd使系統平穩下來。如此反復下去，直到kp和kd都不能變化時為止。
    (4)把kp的值適當減小一點，加入積分控制環節，慢慢增加ki的值，直到穩態誤差在可接受的范圍內。
    (5)為了使系統更可靠和穩定，保證魯棒性。最后還要把kp、kd、ki的值都適當減小，再根據經驗做一些相應的調整。
3 系統仿真分析
3.1 仿真結果
    本設計使用VHDL語言進行設計，以Quartus軟件為設計平臺，用CycloneII EP2C35F484C8 器件完成設計。
    本設計中參數均用整數，選擇為ki=2，kp=2，kd=4，K序列濾波器的模值為36，M分頻比為1在相位階躍為180的情況下的系統仿真圖如圖4。

3.2 結果分析
    經過反復調整系統的參數K值，選定一個較好的K值作為序列濾波器的模值，選定ki=2、kp=2、kd=4作為PID的積分系數、比例系數和微分系數。從仿真圖上可以看出，該設計結構能夠達到鎖定狀態，且鎖定時間有所減少，達到了預期的效果。
    本文提出了一種新型的環路濾波器，采用積分分離的PID控制器作為環路濾波器，有效地減少了鎖定時間，提高了鎖定精度。該鎖相環具有很強的通用性，并且電路參數配置方便、設計簡單、集成度高。理論分析、仿真和實驗結果都表明該全數字鎖相環性能良好。使用FPGA實現，占用資源較少，容易做成片上系統SoC。
參考文獻
[1] 李亞斌，彭詠龍，李和明.自采樣比例積分控制全數字鎖相環的性能分析和實現[J].中國電機工程學報，2005(9).
[2] ROLAND E.Phase-Locked Loop design,  simulation,  and  application[M].北京：清華大學出版社，2003.
[3] 張厥盛，鄭繼禹，萬心平.鎖相技術[M].陜西西安：西安電子科技大學出版社,1994.
[4] 陶永華，尹怡欣，葛蘆生.新型PID控制及應用[M].機械工業出版社，2000.
[5] 周潤景，圖雅，張麗敏.基于Quartus ii 的FPGA/CPLD數字系統實例[M].北京：電子工業出版社，2008.
[6] 侯衛民，蔣景紅，張騁，等.基于FPGA的數字鎖相環的研究與實現[J].微計算機應用，2008(8).