基于FPGA的低資源極化碼SC譯碼架構研究與實現
所屬分類:技術論文
上傳者:aetmagazine
文檔大小:691 K
標簽: FPGA 極化碼 低資源
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文檔介紹:針對無線傳感器網絡中對資源消耗及成本敏感的應用場景,研究并提出了一種基于FPGA的低資源極化碼連續刪除(Successive Cancellation,SC)譯碼架構。該譯碼架構采用同級計算單元串行運算,不同級計算單元并行運算,不同組譯碼數據并行處理的方式,通過減少計算單元(Processing Element,PE)個數、復用寄存器存儲資源提升硬件資源利用率,復用譯碼延遲提升吞吐率。通過Xilinx xc7vx330t綜合結果分析,該譯碼架構在碼長為N=128時譯碼最高時鐘頻率為220.444 MHz,吞吐率為89.86 Mb/s,與樹型SC譯碼架構相比,計算單元利用率提升了14.67倍,在主要硬件資源指標查找表(Look-Up-Table,LUT)和觸發器(Filp-Flop,FF)上分別節省了74.22%和62.1%。
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