| 基于FPGA的SiP原型驗證平臺設計 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：793 K | |
| 標簽： 原型驗證 可重構算法 裸機IP | |
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| 文檔介紹：隨著嵌入式系統小型化和模擬數字/數字模擬轉換器(ADC/DAC)性能需求的日益增長，如何在減小系統體積和功耗的前提下，提高ADC/DAC信號傳輸的可靠性，增加功能可配置性和信號處理可重構性，成為一大難題。為此，設計了一款基于FPGA的系統級封裝(SiP)原型驗證平臺，該SiP基于ADC+SoC+DAC架構，片上系統(SoC)內部以PowerPC470為處理器，集成了多種通用外設接口和可重構算法單元。在搭建的FPGA平臺上進行裸機IP和基于可重構IP的ADC/DAC設計功能的驗證。通過軟硬件協同驗證實驗，證明了該類SiP架構能夠有效降低走線延時和噪聲干擾，提高信號傳輸的可靠性，豐富的外設接口提高了ADC/DAC的可配置性，集成的可重構算法模塊增加了ADC/DAC信號處理可重構性，為后續集成更多器件該類型SiP的設計和驗證奠定了一定的技術基礎。 | |
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