| 一種高能效基4-Booth編碼并行乘法器設計 | |
| 所屬分類：技術論文 | |
| 上傳者：zhoubin333 | |
| 文檔大小：3760 K | |
| 標簽： 卷積神經(jīng)網(wǎng)絡 乘法器 基4-Booth編碼 | |
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| 文檔介紹：常用的卷積神經(jīng)網(wǎng)絡中存在數(shù)十億次乘法運算，神經(jīng)網(wǎng)絡中乘法的大量能耗成為硬件實現(xiàn)神經(jīng)網(wǎng)絡的能效瓶頸之一。為了降低乘法器的能耗，提出了一種高能效基4-Booth編碼并行乘法器。通過改進部分積生成模塊，消除了傳統(tǒng)方法中的補償位，使得乘法器延時減小且能耗降低。后仿真結果顯示，所提出的乘法器比現(xiàn)有乘法器面積減小了5.2%，延時減小了6.3%，能耗降低了10.8%。 | |
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