一種基于FPGA的CNN硬件加速器實現
所屬分類:技術論文
上傳者:wwei
文檔大小:4132 K
標簽: FPGA 行數據加載 模塊劃分
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文檔介紹:提出了一種基于FPGA的通用CNN硬件加速器設計方案。針對計算量最大的卷積層,采用了輸入通道并行、核內并行、輸出通道并行三種加速方式,根據FPGA的片上資源,合理地設置相應并行度。在數據加載方面,采用相鄰數據位寬合并傳輸,有效提高了加速器的實際傳輸帶寬。基于行的數據流加載思想,設計了輸入緩存模塊。該緩存模塊只需緩存兩行數據即可開始卷積運算,有效地提前卷積運算的開始時間。在數據輸入、數據運算、數據輸出模塊之間,利用流水線循環優化方式,極大地提高了硬件的計算性能。最后將該加速器應用于VGG16和Darknet-19網絡,實驗表明,計算性能分別達到34.30 GOPS和33.68 GOPS,DSP計算效率分別高達79.45%和78.01%。
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