| 基于電路切割方法的并行量子模擬方法 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：wwei | |
| 文檔大小：4728 K | |
| 標(biāo)簽： 量子計(jì)算 量子模擬器 量子電路 | |
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| 文檔介紹：量子計(jì)算在解決傳統(tǒng)計(jì)算難題方面展現(xiàn)了巨大潛力，但由于其高錯(cuò)誤率和噪聲問題，經(jīng)典模擬成為驗(yàn)證其性能的重要手段。然而，量子的疊加和糾纏特性帶來了模擬上的巨大挑戰(zhàn)，尤其是在內(nèi)存受限的情況下。盡管電路切割方法能夠?qū)⒋笠?guī)模量子電路分解為更小的計(jì)算任務(wù)，減輕計(jì)算壓力，先前的研究主要關(guān)注其在量子計(jì)算機(jī)上的應(yīng)用，未充分考慮其在量子電路模擬中的效果。論文研究填補(bǔ)了這一空白，提出了基于啟發(fā)式切割算法和子電路狀態(tài)向量復(fù)用的優(yōu)化方案，以應(yīng)對(duì)模擬中的內(nèi)存限制。通過引入全局計(jì)算成本的考量和整數(shù)規(guī)劃模型，提出的啟發(fā)式方法不僅優(yōu)化了切割過程，還結(jié)合了子電路狀態(tài)向量復(fù)用技術(shù)，以減少重復(fù)計(jì)算和內(nèi)存占用。實(shí)驗(yàn)結(jié)果顯示，與當(dāng)前流行的電路切割方法相比，所提出方法在提升模擬速度的同時(shí)顯著降低了內(nèi)存需求，有效應(yīng)對(duì)了量子電路模擬中的挑戰(zhàn)。在經(jīng)典量子電路的測(cè)試中總體平均加速達(dá)到了46%。 | |
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